JPH0612790A - Device for detecting data - Google Patents
Device for detecting dataInfo
- Publication number
- JPH0612790A JPH0612790A JP16883092A JP16883092A JPH0612790A JP H0612790 A JPH0612790 A JP H0612790A JP 16883092 A JP16883092 A JP 16883092A JP 16883092 A JP16883092 A JP 16883092A JP H0612790 A JPH0612790 A JP H0612790A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output
- pulse
- comparator
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタルデータを記
録再生する光ディスク装置の再生データ識別において再
生信号の２値化を行うデータ検出装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data detection device for binarizing a reproduction signal in reproduction data identification of an optical disk device for recording / reproducing digital data.
【０００２】[0002]
【従来の技術】近年、光ディスク装置の大容量化のため
に記録ピットの両側エッジを情報記録に用いて再生信号
の立ち上がり及び立ち下がりエッジ両方によりデータ検
出を行ういわゆるピットエッジ記録方式の開発が盛んで
ある。光ディスク装置の記録再生では固定磁気ディスク
装置のような２値信号の飽和記録と異なり、その記録ピ
ットの大きさが半導体レーザの光出力で定まる記録パワ
ーに大きく依存するという特徴がある。このためピット
エッジ記録方式では記録ピットの大きさを高精度に制御
する必要があるがこの光出力の設定精度にも限界があ
り、再生信号の２値化を記録パワーのばらつきに自動的
に対応して実現する必要が生じている。2. Description of the Related Art In recent years, in order to increase the capacity of an optical disk device, a so-called pit edge recording method has been actively developed in which both edges of recording pits are used for information recording and data is detected by both rising and falling edges of a reproduction signal. Is. In the recording / reproducing of the optical disk device, unlike the saturated recording of a binary signal as in the fixed magnetic disk device, the size of the recording pit largely depends on the recording power determined by the optical output of the semiconductor laser. Therefore, in the pit edge recording method, it is necessary to control the size of the recording pit with high accuracy, but there is a limit to the setting accuracy of this optical output, and binarization of the reproduced signal automatically corresponds to the variation in recording power. It is necessary to realize it.
【０００３】以下図面を参照しながら、上記した従来の
データ検出装置の一例について説明する。An example of the above-mentioned conventional data detection apparatus will be described below with reference to the drawings.
【０００４】図５は従来のデータ検出装置の基本構成を
示すものである。図６はその動作説明のための波形図で
ある。図５において、１と８は加算器である。２は反転
器であり、３と４は比較器、５は論理和ゲート、６と７
は位相比較器、１５は減算器、９と１３と１４は低域濾
波器（以下ＬＰＦとする）、１０は電圧制御発振器（以
下ＶＣＯとする）、１１はＤ型フリップフロップ、１２
はデータセパレータである。論理和ゲート５と位相比較
器６及び７と加算器８とＬＰＦ９とＶＣ０１０とＤ型フ
リップフロップとでデータセパレータ１２を構成する。FIG. 5 shows the basic structure of a conventional data detecting device. FIG. 6 is a waveform diagram for explaining the operation. In FIG. 5, 1 and 8 are adders. 2 is an inverter, 3 and 4 are comparators, 5 is an OR gate, 6 and 7
Is a phase comparator, 15 is a subtractor, 9 and 13 and 14 are low-pass filters (hereinafter referred to as LPF), 10 is a voltage controlled oscillator (hereinafter referred to as VCO), 11 is a D-type flip-flop, 12
Is the data separator. A data separator 12 is constituted by the OR gate 5, the phase comparators 6 and 7, the adder 8, the LPF 9, the VC 010, and the D-type flip-flop.
【０００５】 以上のように構成されたデータ検出装置に
ついて、以下その動作について説明する。[0005] In the data detection device configured as above
The operation will be described below.
【０００６】まず、図６（ａ）のようにピットエッジ記
録された光ディスク装置の再生信号は適当に設定された
しきい値によって立ち上がりエッジと立ち下がりエッジ
が検出される。加算器１はこの再生信号を入力としてオ
フセット信号を加えて出力する。比較器３は減算器１出
力の立ち上がり零クロス点を検出して入力信号の変調方
式で定まるチャンネルクロックの１周期に略一致した幅
のパルスを（ｄ）のように出力する。反転器２は入力信
号を極性反転して出力し、比較器４は反転器２出力の立
ち上がり零クロス点すなわち減算器１出力の立ち下がり
零クロス点をとり比較器３と同様（ｄ）のようにパルス
を出力する。記録パワーが最適でなかった場合や再生回
路系のオフセット等によりこのしきい値は最適点とずれ
たものとなり、比較器３出力は（ｃ）に示す最適位置か
らずれ、同様に比較器４出力は（ｅ）に示す最適位置か
らずれたものとなる。位相比較器６は比較器３出力パル
スが得られた場合にその出力パルスとＶＣＯ１０出力と
の位相差を出力する。同様に位相比較器７は比較器４出
力とＶＣＯ１０出力との位相差を出力する。ＶＣＯ１０
は前記変調方式のチャンネルクロック周波数を中心周波
数とする電圧制御発振器である。加算器８は位相比較器
６出力と位相比較器７出力の和をとり出力し、ＬＰＦ９
はこれを低域濾波してＶＣＯ１０の制御信号として出力
する。位相比較器６と７、加算器８、ＬＰＦ９、ＶＣＯ
１０により位相同期回路が構成され、ＶＣＯ１０出力は
（ｈ）のように比較器３出力と比較器４出力の位相の平
均値に追従することになり、その結果入力信号のクロッ
ク成分に同期した再生クロック信号となる。ＬＰＦ１３
と１４はそれぞれ位相比較器６及び７出力を低域濾波し
て（ｉ）と（ｊ）のように出力する。減算器１５はＬＰ
Ｆ１３と１４の出力の差をとり前記オフセット信号とし
て（ｋ）のように出力する。今、しきい値が最適点より
も上側にずれているものとすれば立ち上がりエッジの位
相は再生クロック位相に対して遅れ、立ち下がりエッジ
の位相は再生クロック位相に対して進むことになる。減
算器１５出力はそのずれに応じて増加し、しきい値のず
れは補正される。逆にしきい値が最適点よりも下側にず
れた場合も同様である。First, as shown in FIG. 6 (a), a rising edge and a falling edge of a reproduction signal of an optical disk device in which pit edges are recorded are detected by an appropriately set threshold value. The adder 1 receives this reproduced signal as an input, adds an offset signal, and outputs it. The comparator 3 detects the rising zero crossing point of the output of the subtractor 1 and outputs a pulse having a width substantially matching one cycle of the channel clock determined by the modulation method of the input signal as shown in (d). The inverter 2 inverts the polarity of the input signal and outputs it, and the comparator 4 takes the rising zero cross point of the output of the inverter 2, that is, the falling zero cross point of the output of the subtractor 1 and is similar to the comparator 3 as in (d). Outputs a pulse to. When the recording power is not optimum or due to the offset of the reproducing circuit system, the threshold value deviates from the optimum point, the output of the comparator 3 deviates from the optimum position shown in (c), and the output of the comparator 4 similarly. Is deviated from the optimum position shown in (e). When the output pulse of the comparator 3 is obtained, the phase comparator 6 outputs the phase difference between the output pulse and the output of the VCO 10. Similarly, the phase comparator 7 outputs the phase difference between the output of the comparator 4 and the output of the VCO 10. VCO10
Is a voltage controlled oscillator whose center frequency is the channel clock frequency of the modulation method. The adder 8 takes the sum of the outputs of the phase comparator 6 and the phase comparator 7 and outputs the sum, and the LPF 9
Is low-pass filtered and output as a control signal for the VCO 10. Phase comparators 6 and 7, adder 8, LPF 9, VCO
10 constitutes a phase synchronization circuit, and the VCO 10 output follows the average value of the phases of the comparator 3 output and the comparator 4 output as shown in (h), and as a result, reproduction synchronized with the clock component of the input signal is performed. It becomes a clock signal. LPF13
And 14 low-pass filter the outputs of the phase comparators 6 and 7, respectively, and output them as shown in (i) and (j). Subtractor 15 is LP
The difference between the outputs of F13 and 14 is calculated and output as the offset signal as shown in (k). Assuming that the threshold value is shifted above the optimum point, the phase of the rising edge is delayed with respect to the reproduction clock phase, and the phase of the falling edge is advanced with respect to the reproduction clock phase. The output of the subtractor 15 increases in accordance with the deviation, and the deviation of the threshold value is corrected. The same applies when the threshold value deviates below the optimum point.
【０００７】以上の一連の動作によれば、しきい値が最
適点からずれた場合に立ち上がりエッジと再生クロック
との位相差と立ち下がりエッジと再生クロックとの位相
差の方向性を利用してそのずれ量を補正することが可能
である。According to the above series of operations, the directionality of the phase difference between the rising edge and the reproduced clock and the phase difference between the falling edge and the reproduced clock is utilized when the threshold value deviates from the optimum point. The shift amount can be corrected.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、チャンネルクロック周波数で動作する高
速な位相比較器が２個必要であるために回路が複雑とな
っていた。また、既に集積回路化された多くのデータセ
パレータには２個の位相比較器を有したものが無く、こ
れらのデータセパレータを使用できないためにこの構成
では高価なものとならざるを得ないという問題点を有し
ていた。However, in the above structure, the circuit is complicated because two high-speed phase comparators operating at the channel clock frequency are required. In addition, many data separators that are already integrated circuits do not have two phase comparators, and since these data separators cannot be used, this configuration inevitably becomes expensive. Had a point.
【０００９】本発明は上記問題点に鑑み、立ち上がりエ
ッジと立ち下がりエッジの補正を遅延線によって行い、
データセパレータに要する位相比較器が１個ですむとい
うデータ検出装置を提供するものである。In view of the above problems, the present invention corrects rising edges and falling edges with a delay line,
It is intended to provide a data detection device in which only one phase comparator is required for a data separator.
【００１０】[0010]
【課題を解決するための手段】上記問題点を解決するた
めに本発明のデータ検出装置は立ち上がりエッジと立ち
下がりエッジを別個に検出する２個の比較器と両比較器
出力を遅延する２個の遅延器とそれぞれ遅延された立ち
上がりパルスと立ち下がりパルスとの位相差を検出する
パルス間隔検出器と前記パルス間隔検出器の出力が既定
の値となるように前記２個の遅延器の遅延時間を制御す
る制御器という構成を備えたものである。In order to solve the above-mentioned problems, the data detecting apparatus of the present invention comprises two comparators which detect a rising edge and a falling edge separately and two comparators which delay the outputs of both comparators. Delay device, a pulse interval detector for detecting the phase difference between the rising pulse and the falling pulse respectively delayed, and the delay time of the two delay devices so that the outputs of the pulse interval detector have predetermined values. It is provided with a configuration of a controller for controlling the.
【００１１】[0011]
【作用】本発明は上記した構成によって、再生信号の立
ち上がりエッジと立ち下がりエッジを別個に検出し両者
を遅延指示信号にしたがって遅延し、遅延後の両エッジ
の位相関係を検出して前記遅延指示信号を制御すること
により立ち上がりと立ち下がりの時間軸ずれを自動的に
抑圧するものである。According to the present invention, the rising edge and the falling edge of the reproduction signal are detected separately, both are delayed according to the delay instruction signal, and the phase relationship between the delayed edges is detected to detect the delay instruction. By controlling the signal, the time axis deviation between the rising edge and the falling edge is automatically suppressed.
【００１２】[0012]
【実施例】以下本発明の一実施例のデータ検出装置につ
いて、図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A data detecting apparatus according to an embodiment of the present invention will be described below with reference to the drawings.
【００１３】図１は本発明の実施例におけるデータ検出
装置の構成を示すものである。図２はその動作説明のた
めの波形図である。図１において、２は反転器、３と４
は比較器、５は論理和ゲート、１６と１７は可変遅延
器、１８は反転器、１９は発振器、２０と２１はカウン
タ、２２と２３はウインドウコンパレータ、２４と２５
は論理積ゲート、２６と２７はサンプルホールド、２８
と２９はパルス間隔検出器、３０は減算器、３１は制御
器、３２はデータセパレータである。カウンタ２０とウ
インドウコンパレータ２２と論理積ゲート２４とサンプ
ルホールド２６とでパルス間隔検出器２８を構成し、カ
ウンタ２１とウインドウコンパレータ２３と論理積ゲー
ト２５とサンプルホールド２７とでパルス間隔検出器２
９を構成する。FIG. 1 shows the configuration of a data detection device according to an embodiment of the present invention. FIG. 2 is a waveform diagram for explaining the operation. In FIG. 1, 2 is an inverter, 3 and 4
Is a comparator, 5 is an OR gate, 16 and 17 are variable delay devices, 18 is an inverter, 19 is an oscillator, 20 and 21 are counters, 22 and 23 are window comparators, and 24 and 25
Is an AND gate, 26 and 27 are sample and hold, 28
29 and 29 are pulse interval detectors, 30 is a subtractor, 31 is a controller, and 32 is a data separator. The counter 20, the window comparator 22, the logical product gate 24, and the sample hold 26 constitute a pulse interval detector 28, and the counter 21, the window comparator 23, the logical product gate 25, and the sample hold 27 constitute the pulse interval detector 2.
Make up 9.
【００１４】以上のように構成されたデータ検出装置に
ついて、以下図１及び図２を用いてその動作を説明す
る。なお、前述の従来例と同一の機能を有する構成要素
については同一の番号を付与しその説明を省略する。The operation of the data detecting apparatus configured as described above will be described below with reference to FIGS. 1 and 2. It should be noted that the components having the same functions as those of the above-mentioned conventional example are given the same numbers and their explanations are omitted.
【００１５】まず、図２は各部動作波形の例を示すもの
であって、（ａ）に示す記録データの再生信号は（ｂ）
のようになり、この再生信号の立ち上がりエッジと立ち
下がりエッジがそれぞれ比較器３と４によって（ｃ）と
（ｄ）のように検出されて出力される。可変遅延器１７
は遅延量指示信号で与えられる遅延時間だけ比較器４出
力を遅延して出力し、可変遅延器１６は前記遅延量指示
信号が反転器１８で反転された値により与えられる遅延
時間だけ比較器３出力を遅延して出力する。発振器１９
はチャンネルクロックよりも十分高い周波数の（ｇ）に
示すクロックをカウンタ２０及び２１に出力する。カウ
ンタ２０は可変遅延器１６出力パルスでクリアされるア
ップカウンタでありそのカウント値は（ｈ）のようにな
る。ウインドウコンパレータ２２はカウンタ２０のカウ
ント値が再生信号の変調方式の最小反転間隔で定まる最
小パルス間隔付近にウインドウが設定されたウインドウ
コンパレータであり、論理積ゲート２４はウインドウコ
ンパレータ２２出力と可変遅延器１７出力との論理積を
出力する。サンプルホールド２６は論理積ゲート２４の
出力がえられた瞬間のカウンタ２０のカウント値をサン
プルして次の出力がえられるまでホールドする。したが
って、カウンタ２０とウインドウコンパレータ２２と論
理積ゲート２４とサンプルホールド２６とで構成される
パルス間隔検出器２８は遅延された立ち上がりエッジパ
ルスから遅延された立ち下がりエッジパルスまでの間隔
が最小パルス間隔であった場合にその値をサンプルホー
ルド２６出力として出力する。同様にして遅延された立
ち下がりエッジパルスから遅延された立ち上がりエッジ
パルスまでの間隔が最小パルス間隔であった場合にその
値がサンプルホールド２７出力にえられることになる。
減算器３０はサンプルホールド２６出力とサンプルホー
ルド２７出力の差を出力するディジタル減算器である。
制御器３１は減算器３０出力を入力としてこれを低域濾
波して前記遅延量指示信号として出力するとともにその
出力動作を制御信号の状態にしたがって実行し或いは停
止する。First, FIG. 2 shows an example of operation waveforms of respective parts. The reproduced signal of the recorded data shown in (a) is (b).
Then, the rising edge and the falling edge of the reproduction signal are detected and output by the comparators 3 and 4 as shown in (c) and (d), respectively. Variable delay device 17
Output the comparator 4 after delaying the output of the comparator 4 by the delay time given by the delay amount instruction signal, and the variable delay device 16 outputs the delay amount instruction signal by the comparator 3 for the delay time given by the value inverted by the inverter 18. Delay output and output. Oscillator 19
Outputs a clock shown in (g) having a frequency sufficiently higher than the channel clock to the counters 20 and 21. The counter 20 is an up counter that is cleared by the output pulse of the variable delay unit 16, and its count value is as shown in (h). The window comparator 22 is a window comparator in which the window is set around the minimum pulse interval in which the count value of the counter 20 is determined by the minimum inversion interval of the reproduction signal modulation method, and the AND gate 24 outputs the window comparator 22 and the variable delay unit 17. Outputs the logical product with the output. The sample hold 26 samples the count value of the counter 20 at the moment when the output of the AND gate 24 is obtained and holds it until the next output is obtained. Therefore, the pulse interval detector 28 composed of the counter 20, the window comparator 22, the logical product gate 24, and the sample hold 26 has the minimum pulse interval from the delayed rising edge pulse to the delayed falling edge pulse. If there is, the value is output as the sample hold 26 output. Similarly, when the interval between the delayed falling edge pulse and the delayed rising edge pulse is the minimum pulse interval, the value is obtained at the sample hold 27 output.
The subtractor 30 is a digital subtractor that outputs the difference between the output of the sample hold 26 and the output of the sample hold 27.
The controller 31 receives the output of the subtractor 30 as an input, low-pass filters it, outputs it as the delay amount instruction signal, and executes or stops the output operation according to the state of the control signal.
【００１６】以上の一連の動作によれば遅延された立ち
上がりエッジと遅延された立ち下がりエッジとのパルス
間隔が最小パルス間隔であった場合の間隔値を検出し
て、立ち上がりから立ち下がりの間隔と立ち下がりから
立ち上がりの間隔とが等しくなるように遅延量を制御す
ることとなる。例えば、しきい値が最適値よりも大きく
て立ち上がりエッジの位相が立ち下がりエッジの位相よ
りも遅れた場合にはパルス間隔に差が生じ、この間隔を
抑圧するように遅延量が補正されることとなる。According to the above series of operations, the interval value when the pulse interval between the delayed rising edge and the delayed falling edge is the minimum pulse interval is detected, and the interval from the rising edge to the falling edge is detected. The delay amount is controlled so that the interval from the fall to the rise is equal. For example, if the threshold value is larger than the optimum value and the phase of the rising edge lags behind the phase of the falling edge, a difference occurs in the pulse interval, and the delay amount should be corrected to suppress this interval. Becomes
【００１７】以上のように本実施例によれば、入力信号
の立ち上がりエッジと立ち下がりエッジをそれぞれ別個
に検出する比較器と検出された両エッジを遅延させる遅
延器と前記遅延されたそれぞれのエッジの時間間隔を測
定するパルス間隔検出器と前記パルス間隔検出器出力か
ら前記遅延されたそれぞれのエッジ間隔が均等になるよ
うに前記遅延器の遅延量を制御する制御器と前記遅延さ
れた両エッジの論理和をとって２値化出力として出力す
る論理和ゲートとを設けることにより、両エッジの時間
ずれを最適に調整してその結果の論理和を２値化出力と
して出力して、しきい値の設定誤差によるエッジ検出の
誤差を自動的に抑圧することができる。また、このこと
は記録パワーのゆらぎによるしきい値の最適レベル変動
に対しても有効であり、このゆらぎに対しても適応化が
可能である。データセパレータ３２は論理和ゲート５出
力からクロック再生を行って再生クロックを出力する位
相同期回路とこの再生クロック信号による論理和ゲート
５出力の同期化を行って再生データを出力するＤ型フリ
ップフロップによりなり本データ検出装置の後処理装置
である。As described above, according to the present embodiment, the comparator for detecting the rising edge and the falling edge of the input signal separately, the delay device for delaying both the detected edges, and the delayed edges respectively. And a controller for controlling the delay amount of the delay unit so that the respective edge intervals delayed from the output of the pulse interval detector and the pulse interval detector for measuring the time interval of By providing a logical sum gate which takes the logical sum of the two and outputs it as a binarized output, the time difference between both edges is optimally adjusted, and the resulting logical sum is output as a binarized output. An edge detection error due to a value setting error can be automatically suppressed. This is also effective for the optimum level fluctuation of the threshold value due to the fluctuation of the recording power, and it is possible to adapt to this fluctuation. The data separator 32 is composed of a phase-locked circuit that performs clock reproduction from the output of the OR gate 5 and outputs a reproduction clock, and a D-type flip-flop that synchronizes the output of the OR gate 5 with this reproduction clock signal and outputs reproduction data. This is a post-processing device of this data detection device.
【００１８】なお、以上の例では両エッジの遅延のため
にともに可変遅延器を用いたが一方を固定の遅延器とし
他方のみを可変遅延器としてもその動作に支障はない。
遅延量の調整については容易にわかるように１チャンネ
ルビット間隔分の変化に対応できれば良いため、図１の
例ではその遅延量は最大でチャンネルビット間隔の２分
の１が調整できれば良い。In the above example, the variable delay devices are used for delaying both edges. However, if one of them is a fixed delay device and the other is a variable delay device, there is no problem in its operation.
Since it is easy to understand the adjustment of the delay amount as long as the change of one channel bit interval can be dealt with, in the example of FIG. 1, the delay amount can be adjusted to a maximum of 1/2 of the channel bit interval.
【００１９】以下本発明の第２の実施例について図面を
参照しながら説明する。図３は本発明の第２の実施例を
示すデータ検出装置の構成図であり、図４はその動作説
明のための波形図である。図３において２は反転器、３
と４は比較器、７は可変遅延器、５は論理和ゲート、３
２はデータセパレータで、以上は図１の構成と同様なも
のである。図１と異なるのは可変遅延器１６を固定遅延
器３３に変えた点である。３４はＲＳ型フリップフロッ
プ、３５は抵抗器、３６はコンデンサ、３７はインダク
タ、３８は演算増幅器である。３９はデューティ検出器
であり、ＲＳ型フリップフロップ３４と抵抗器３５とコ
ンデンサ３６とインダクタ３７と演算増幅器３８とで構
成される。４０はアナログ−ディジタル変換器（以下Ａ
ＤＣとする）、４１は制御器である。A second embodiment of the present invention will be described below with reference to the drawings. FIG. 3 is a block diagram of a data detection device showing a second embodiment of the present invention, and FIG. 4 is a waveform diagram for explaining the operation thereof. In FIG. 3, 2 is an inverter, 3
And 4 are comparators, 7 is a variable delay device, 5 is an OR gate, 3
Reference numeral 2 is a data separator, which has the same configuration as that of FIG. The difference from FIG. 1 is that the variable delay unit 16 is replaced with a fixed delay unit 33. Reference numeral 34 is an RS flip-flop, 35 is a resistor, 36 is a capacitor, 37 is an inductor, and 38 is an operational amplifier. Reference numeral 39 denotes a duty detector, which includes an RS type flip-flop 34, a resistor 35, a capacitor 36, an inductor 37, and an operational amplifier 38. 40 is an analog-digital converter (hereinafter referred to as A
DC is designated), 41 is a controller.
【００２０】以上のように構成されたデータ検出装置に
ついて、以下その動作を説明する。光ディスク装置の再
生信号はクロック再生のための同期引込パターン（Ｖａ
ｒｉａｂｌｅ Ｆｒｅｑｕｅｎｃｙ Ｏｐｅｒａｔｉｏ
ｎ、以下ＶＦＯとする）から再生が開始される。図４
（ａ）に示すように、このＶＦＯは変調方式で定まる最
小反転間隔が連続するように設定されており、つづいて
変調データが書き込まれている。容易にわかるようにこ
のＶＦＯ部においては立ち上がりエッジと立ち下がりエ
ッジのパルス間隔が等しくなるように最適しきい値が設
定されるが、本実施例では遅延器によって両エッジを遅
延しＶＦＯ期間においてその遅延した両エッジ間隔が均
等になるように遅延量を制御することになる。The operation of the data detecting apparatus constructed as above will be described below. The reproduction signal of the optical disk device is a sync pull-in pattern (Va
riable frequency operation
n, hereinafter referred to as VFO). Figure 4
As shown in (a), this VFO is set so that the minimum inversion interval determined by the modulation method is continuous, and then the modulation data is written. As can be easily understood, in this VFO section, the optimum threshold value is set so that the pulse intervals of the rising edge and the falling edge are equal, but in the present embodiment, both edges are delayed by the delay device, and the VFO period The delay amount is controlled so that the delayed edges are evenly spaced.
【００２１】図３において固定遅延器３３は比較器３出
力をチャンネルビット間隔の２分の１だけ遅延して出力
する。ＲＳ型フリップフロップ３４は（ｄ）に示される
固定遅延器３３出力によりリセットされ（ｅ）に示され
る可変遅延器１７によりセットされるフリップフロップ
であり（ｆ）のように出力する。抵抗器３５、コンデン
サ３６、インダクタ３７でＲＳ型フリップフロップ３４
の直流成分を検出する低域濾波器が構成されており演算
増幅器３８とでＲＳ型フリップフロップ出力のデューテ
ィ比を出力する。このデューティ比は前記遅延された立
ち上がりエッジと立ち下がりエッジの位相差を表してお
り、デューティ検出器３９出力はデューティ比が５０パ
ーセントのとき０となる。ＡＤＣ４０はデューティ検出
器３９出力をディジタル信号に変換して出力し、制御器
４１は制御信号にしたがって再生信号がＶＦＯ部である
場合にＡＤＣ４０出力で与えられる前記デューティ比が
５０パーセントになるように可変遅延線１７への遅延量
指示信号を制御する。In FIG. 3, the fixed delay device 33 delays the output of the comparator 3 by ½ of the channel bit interval and outputs it. The RS flip-flop 34 is a flip-flop that is reset by the output of the fixed delay device 33 shown in (d) and set by the variable delay device 17 shown in (e), and outputs it as shown in (f). The RS type flip-flop 34 including the resistor 35, the capacitor 36, and the inductor 37.
A low-pass filter for detecting the DC component of the RS flip-flop is output together with the operational amplifier 38. This duty ratio represents the phase difference between the delayed rising edge and the delayed edge, and the output of the duty detector 39 becomes 0 when the duty ratio is 50%. The ADC 40 converts the output of the duty detector 39 into a digital signal and outputs it, and the controller 41 changes the duty ratio given by the output of the ADC 40 to 50% when the reproduction signal is the VFO section according to the control signal. The delay amount instruction signal to the delay line 17 is controlled.
【００２２】以上のように、デューティ比を検出する検
出器を設け、これを再生信号の同期引込期間で動作させ
ることにより、簡便な構成で遅延量の制御が実現でき
る。As described above, by providing the detector for detecting the duty ratio and operating the detector during the synchronization pull-in period of the reproduction signal, the delay amount can be controlled with a simple structure.
【００２３】また、第２の実施例では第１の実施例にお
ける遅延器１４にかえて固定遅延器３３を用いたが、第
１の実施例のように遅延時間が第２の遅延器とは逆極性
に制御される可変遅延器としてもよい。Further, in the second embodiment, the fixed delay device 33 is used instead of the delay device 14 in the first embodiment, but the delay time is different from that of the second delay device as in the first embodiment. A variable delay device controlled to have opposite polarities may be used.
【００２４】[0024]
【発明の効果】以上のように本発明は再生信号の立ち上
がり立ち下がりの両エッジを別個に検出する２個の比較
器と前記それぞれの比較器の出力を遅延する２個の遅延
器と前記２個の遅延器出力間の位相差を検出するパルス
間隔検出器と前記パルス間隔検出器出力をもとに前記遅
延器の遅延時間を制御する制御器という構成を設けるこ
とにより、しきい値のずれによるエッジずれを立ち上が
りエッジと立ち下がりエッジの時間関係から検出して両
者を遅延制御することにより両エッジの時間ずれを自動
的に抑圧することができる。As described above, according to the present invention, two comparators that detect the rising and falling edges of a reproduction signal separately, two delay devices that delay the outputs of the respective comparators, and the two delay devices described above are provided. By providing a configuration of a pulse interval detector that detects the phase difference between the output of each delay device and a controller that controls the delay time of the delay device based on the output of the pulse interval detector, the deviation of the threshold value By detecting the edge shift due to the time difference between the rising edge and the falling edge and delay-controlling both edges, the time shift between both edges can be automatically suppressed.
【図１】本発明の第１の実施例におけるデータ検出装置
の構成図FIG. 1 is a configuration diagram of a data detection device according to a first embodiment of the present invention.
【図２】同実施例における動作説明のための信号波形図FIG. 2 is a signal waveform diagram for explaining the operation in the embodiment.
【図３】本発明の第２の実施例におけるデータ検出装置
の構成図FIG. 3 is a configuration diagram of a data detection device according to a second embodiment of the present invention.
【図４】同実施例における動作説明のための信号波形図FIG. 4 is a signal waveform diagram for explaining the operation in the embodiment.
【図５】従来のデータ検出装置の構成図FIG. 5 is a block diagram of a conventional data detection device.
【図６】従来のデータ検出の動作説明のための信号波形
図FIG. 6 is a signal waveform diagram for explaining a conventional data detection operation.
１、８ 加算器 ２ 反転器 ３、４ 比較器 ５ 論理和ゲート ６、７ 位相比較器 ９、１３、１４ 低域濾波器 １０ 電圧制御発振器 １１ Ｄ型フリップフロップ １２、３２ データセパレータ １５、３０ 減算器 １６、１７ 可変遅延器 １８ 反転器 １９ 発振器 ２０、２１ カウンタ ２２、２３ ウインドウコンパレータ ２４、２５ 論理積ゲート ２６、２７ サンプルホールド ２８、２９ パルス間隔検出器 ３１、４１ 制御器 ３３ 固定遅延器 ３４ ＲＳ型フリップフロップ ３５ 抵抗器 ３６ コンデンサ ３７ インダクタ ３８ 演算増幅器 ３９ デューティ検出器 ４０ アナログ−ディジタル変換器 1, 8 Adder 2 Inverter 3, 4 Comparator 5 Logical sum gate 6, 7 Phase comparator 9, 13, 14 Low-pass filter 10 Voltage controlled oscillator 11 D-type flip-flop 12, 32 Data separator 15, 30 Subtraction Device 16, 17 Variable delay device 18 Inverter 19 Oscillator 20, 21 Counter 22, 23 Window comparator 24, 25 AND gate 26, 27 Sample hold 28, 29 Pulse interval detector 31, 41 Controller 33 Fixed delay device 34 RS Flip-flop 35 Resistor 36 Capacitor 37 Inductor 38 Operational amplifier 39 Duty detector 40 Analog-digital converter
Claims (8)
ルスを出力する第１の比較器と、同じく立ち下がりエッ
ジを検出してパルスを出力する第２の比較器と、前記一
方の比較器出力を第１の特定の時間だけ遅延させる第１
の遅延器と、前記他方の比較器出力を第２の特定の時間
だけ遅延させる第２の遅延器と、前記第１の遅延器出力
パルスから前記第２の遅延器出力パルスにわたる時間間
隔を測定して出力する第１のパルス間隔検出器と、前記
第２の遅延器出力パルスからと前記第１の遅延器出力パ
ルスにわたる時間間隔を測定して出力する第２のパルス
間隔検出器と、前記第１のパルス間隔検出器出力と前記
第２のパルス間隔検出器出力との差をとり値が小さくな
るように遅延量指示信号を出力する制御器と、前記第１
の遅延器出力と前記第２の遅延器出力との論理和をとり
２値化出力として出力する論理和ゲートとを備えたこと
を特徴とするデータ検出装置。1. A first comparator that detects a rising edge of an input signal and outputs a pulse, a second comparator that also detects a falling edge and outputs a pulse, and an output of the one comparator. Delays the first specific time
And a second delayer for delaying the output of the other comparator by a second specific time, and measuring a time interval from the first delayer output pulse to the second delayer output pulse. A first pulse interval detector that outputs the first delay interval output pulse, a second pulse interval detector that measures and outputs a time interval from the second delay device output pulse to the first delay device output pulse, and A controller that outputs a delay amount instruction signal such that the difference between the output of the first pulse interval detector and the output of the second pulse interval detector is taken to reduce the value;
And a logical sum gate configured to take a logical sum of the delay device output and the second delay device output and output as a binarized output.
てチャンネルビット周期の半周期分の固定の遅延時間を
もち第２の遅延器は第２の特定の遅延時間としてその遅
延時間が可変であり遅延量指示信号によってチャンネル
ビット周期の半周器分の時間を中心にして制御される請
求項１記載のデータ検出装置。2. A first delay device has a fixed delay time corresponding to a half cycle of a channel bit period as a first specific delay time, and a second delay device has a delay time as a second specific delay time. 2. The data detecting apparatus according to claim 1, wherein is controlled by the delay amount instruction signal, centering on a time corresponding to a half frequency of the channel bit period.
あり第１の特定の遅延時間と第２の特定の遅延時間とが
遅延量指示信号によって互いに逆極性に変化するように
制御される請求項１記載のデータ検出装置。3. The first and second delay devices have variable delay times, and the first specific delay time and the second specific delay time are changed to opposite polarities by the delay amount instruction signal. The data detection device according to claim 1, which is controlled.
号の変調方式により定まる特定のパルス間隔のみを検出
しそれ以外のパルス間隔を除外するように設定された特
定の幅のパルス間隔のみを有効として保持し有効パルス
間隔が得られた都度その値を更新して出力する機能を備
えたことを特徴とする請求項２または３記載のデータ検
出装置。4. A pulse interval having a specific width set so that the first and second pulse interval detectors detect only a specific pulse interval determined by the modulation method of the input signal and exclude other pulse intervals. 4. The data detecting device according to claim 2, further comprising a function of updating only the effective pulse interval when the effective pulse interval is obtained and outputting the updated value.
１の比較器と、同じく立ち下がりエッジを検出する第２
の比較器と、前記一方の比較器出力を第１の特定の時間
だけ遅延させる第１の遅延器と、前記他方の比較器出力
を第２の特定の時間だけ遅延させる第２の遅延器と、前
記第１の遅延器出力と前記第２の遅延器出力との位相差
を出力する位相差検出器と、前記位相差検出器出力を入
力として値が既定値となるように遅延量指示信号を出力
する制御器と、前記第１の遅延器出力と前記第２の遅延
器出力との論理和をとり２値化出力として出力する論理
和ゲートとを備えたことを特徴とするデータ検出装置。5. A first comparator for detecting a rising edge of an input signal and a second comparator for detecting a falling edge of the input signal.
Comparator, a first delayer that delays the output of the one comparator for a first specific time, and a second delayer that delays the output of the other comparator for a second specific time. , A phase difference detector that outputs a phase difference between the first delay device output and the second delay device output, and a delay amount instruction signal with the phase difference detector output as an input so that the value becomes a predetermined value. And a logical sum gate for logically summing the output of the first delay device and the output of the second delay device and outputting as a binarized output. .
てチャンネルビット周期の半周期分の固定の遅延時間を
もち第２の遅延器は第２の特定の遅延時間としてその遅
延時間が可変であり遅延量指示信号によってチャンネル
ビット周期の半周期分の時間を中心にして制御される請
求項６記載のデータ検出装置。6. The first delay device has a fixed delay time of half a channel bit period as a first specific delay time, and the second delay device has a fixed delay time of a second specific delay time. 7. The data detecting apparatus according to claim 6, wherein is controlled by the delay amount instruction signal centering on a time corresponding to a half cycle of the channel bit cycle.
あり第１の特定の遅延時間と第２の特定の遅延時間とが
遅延量指示信号によって互いに逆極性に変化するように
制御される請求項６記載のデータ検出装置。7. The first and second delay devices have variable delay times, and the first specific delay time and the second specific delay time are changed to opposite polarities by a delay amount instruction signal. The data detection device according to claim 6, which is controlled.
に応じて間欠的に行うことを特徴とする請求項６または
７記載のデータ検出装置。8. The data detecting apparatus according to claim 6, wherein the controller intermittently performs its control operation according to an input signal pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16883092A JPH0612790A (en) | 1992-06-26 | 1992-06-26 | Device for detecting data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16883092A JPH0612790A (en) | 1992-06-26 | 1992-06-26 | Device for detecting data |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612790A true JPH0612790A (en) | 1994-01-21 |
Family
ID=15875315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16883092A Pending JPH0612790A (en) | 1992-06-26 | 1992-06-26 | Device for detecting data |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612790A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512051B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Information processing apparatus |
| JP2009529270A (en) * | 2006-03-08 | 2009-08-13 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and system for correcting asymmetric delay |
| CN106921463A (en) * | 2015-12-28 | 2017-07-04 | 航天信息股份有限公司 | A kind of anti-interference coding/decoding method and system |
-
1992
- 1992-06-26 JP JP16883092A patent/JPH0612790A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512051B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Information processing apparatus |
| JP2009529270A (en) * | 2006-03-08 | 2009-08-13 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and system for correcting asymmetric delay |
| CN106921463A (en) * | 2015-12-28 | 2017-07-04 | 航天信息股份有限公司 | A kind of anti-interference coding/decoding method and system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100243622B1 (en) | Phase locked loop with frequency deviation detector and decoder circuit comprising such a phase locked loop | |
| KR100348579B1 (en) | Frequency control/phase synchronizing circuit | |
| US7433286B2 (en) | Jitter detection apparatus | |
| US5666341A (en) | Data detection apparatus | |
| JPH10261269A (en) | Digital signal reproducing circuit | |
| US6882609B2 (en) | Header detect configuration within a DVD-RAM read device and methods of acquiring and maintaining phase lock in a wobble phase lock loop | |
| KR20000074813A (en) | Circuit and method for recovering digital clock | |
| KR101079758B1 (en) | Digital pll device | |
| US6580775B1 (en) | Method of detecting frequency of digital phase locked loop | |
| KR860002215B1 (en) | Leading-in controller of pll circuit | |
| JPH0612790A (en) | Device for detecting data | |
| KR20050004122A (en) | Phase error determination method and digital pll device | |
| JP3434421B2 (en) | Apparatus for reproducing digital information modulated and recorded with a discrete recording length | |
| JP2675096B2 (en) | Playback signal correction method | |
| JPH11191270A (en) | Pll circuit | |
| JPH118656A (en) | Slice level evaluation method, thresholding method, circuit using the method and system using the method | |
| JPS63285774A (en) | Circuit for binarizing signal | |
| JP2529325B2 (en) | Slice circuit | |
| JPH0676484A (en) | Recording medium and its reproducer | |
| JPH0785333B2 (en) | Phase synchronization loop for disk playback | |
| JPH08329620A (en) | Pll circuit | |
| JP2001053600A (en) | Pll circuit | |
| JPH1055503A (en) | Information storage device | |
| JPH01175486A (en) | Method for correcting chroma phase of video signal | |
| KR20030093488A (en) | Digital phase locked loop circuit using wobble signal from opticla storage medium |