KR100243622B1 - 위상 고정 루프 - Google Patents

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KR100243622B1
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헨리클로에텐스
로베르투스빌헬무스카타리나그로엔
Original Assignee
요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수 편차 검출기와 디코더 회로를 구비하는 위상 고정 루프에 관한 것으로, 각각의 길이가 정수배의 기본 길이 단위로, 가변 길이를 갖는 펄스로 구성되고 데이타 신호(HFin)아래 깔린 주파수를 향해 발진기(4)의 주파수를 당기는 포획 보조회로(9)가 PLL에 구비된다. 실제와 라운드된 값(RL)사이의 차(△RL)를 결정하고 정수의 기본 길이 단위에 가장 가까운 실제로 측정된 펄스 길이를 라운딩하는 펄스 길이 측정회로(13)로 포획 보조기는 구성된다. 작은 주파수 편차를 위해 라인딩 에러(△RL)은 발진기 주파수를 감소 또는 증가시키는데 사용된다. 만약 펄스가 1보다 더 큰 최소 길이를 갖는다면 라운드된 펄스 길이 신호(RL)는 최소 길이의 펄스의 없음을 검출하거나 상기 최소 펄스 길이 이하의 길이의 펄스를 찾는 펄스 길이 검출기(16)에 제공된다. 이런 신호로부터 주파수 편차 제어신호는 주파수 편차 검출기(18)에서 유도된다.

Description

위상 고정 루프(PLL)
제1도는 위상 비교기, 루프필터, 디지탈 발진기, 데이타 슬라이서(slicer)와 포획 보조기(capture aid)로 이루진 PLL을 도시.
제2도는 상세히 도시된 포획 보조기회로의 실시예.
제3도는 펄스 길이의 측정을 예시.
제4도는 짧은 펄스의 부재 또는 매우 짧은 길이의 펄스 검출을 위한 펄스 길이 검출기 회로를 도시.
제5도는 동기 검출기의 실시예를 도시.
제6도는 주파수 편차 검출기의 실시예를 도시.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 위상 검출기 4 : 발진기
7 : 디지탈 루프필터 9 : 포획 보조기
11 : 데이타 회복회로 12 : 데이타 슬라이서
13 : 펄스 길이 측정회로 16 : 라운딩 검출기
21 : 동기 검출기 18 : 주파수 편차 검출기
36 : D-형 플립 플롭 39 : 카운터
본 발명은 펄스로 이루어지는 입력신호를 수신하는 데이타 입력단과 오실레이터 신호를 수신하는 오실레이터 입력단을 갖는 위상 비교기와, 상기 위상 비교기의 출력에 접속된 입력단을 갖는 루프필터 회로와, 위상 비교기의 오실레이터 입력단에 연결된 출력단과 상기 루프필터 회로의 출력단에 연결된 제어 입력단을 구비한 오실레이터와, 상기 데이타 신호와 상기 오실레이터 신호 사이에 주파수차를 검출하고 상기 루프필터 회로의 입력단에 연결된 출력단을 갖는 주파수 편차 검출기로 구성되는 위상 고정 루프에 관한 것이다.
그러한 PLL은 펄스가 정수 크기의 기본 길이 단위인 길이를 갖는 디지탈 데이타 신호로부터의 클럭 신호 회복에 사용된다. 예를들어, CD-플레이어 또는 다른 디지탈 레코딩 장치같은 디지탈 광학 판독 장치로부터의 데이타 신호이다. 클럭 신호는 많은 기본 길이 단위로서 각 펄스의 길이를 유도하는데 사용된다. 그러므로, 오실레이터 주기가 가능한한 기본 길이 단위에 고정되는 주파수에서 오실레이터는 동작해야 한다. 모든 펄스가 같은 길이를 갖을때 그런 PLL이 역시 사용될 수 있다. 본 발명은 또한 그런 PLL로 이루어진 디지탈 레코딩 시스템용 디코더 회로에 관한 것이다.
앞절에서 나온 PLL과 디코더 회로는 필립스 데이타 핸드북 1990. Vol ICOla 페이지 671-691에 공지되어 있다. 이책에서 디코더 회로(SAA 7210)가 디지탈 오디오 회로용으로 기술된다.
상기 회로는 아날로그 전압제어의 오실레이터를 구비한 PLL로 이루어진다. PLL 시스템이 위상 고정되지 않을때 한쌍의 주파수 검출기로 이루어지는 포획 보조기는 오실레이터 주파수를 PLL의 포획범위내로 당기기 위한 신호를 발생한다. 포획 보조기에 있어서 제 1 주파수 검출기는 오실레이터의 주파수와 크리스탈 클럭의 주파수를 비교하여 조잡한 주파수 제어를 제공한다. 제 2 주파수 검출기는 양호하게 주파수를 제어하기 위해 데이타 구동 길이 교란을 사용한다. 데이타 신호의 펄스가 신호중에서 발생하지 않는 길이를 갖도록 결정될때 구동 길이 교란이 발생한다 ; 표준화된 컴팩트 디스크 포맷 EFM-코딩(Eight to Fourteen Modulation) 펄스는 적어도 세개고 많아야 열한개 주기의 기본 길이 단위의 길이를 갖는다. PLL이 고정될때 PLL은 주파수 검출기로부터의 가짜 신호에 방해받지 않고 동작할 수 있게끔 고정 검출기는 주파수 검출기의 출력단이 동작못하게 한다.
가장 짧거나 가장 긴 길이의 펄스는 일정한 유형의 코딩이나 데이타 시퀀스에 있어서 상대적으로 드물다는 단점을 공지된 회로는 갖고 있고 EPM 코딩에서 펄스중 1%만이 11개 기본 단위의 최대 길이를 갖는다. 일반적으로 공지된 회로는 가장 긴 길이의 펄스를 방해하는 잡음에 민감하다. 이런 결과로 일정한 유형의 코딩이나 데이타 시퀀스 상에서 감금은 약하고 (느리고) 그래서 PLL 주파수는 빠른 점프동안에 흘러 버린다. 판독 유닛이 방사상으로 빨리 움직여서 많은 원형의 정보 트랙을 넘어갈때 빠른 점프가 디스크-모양의 레코드 캐리어 상에서 일어난다. 빠른(방사상) 점프동안에, PLL은 일정한 트랙위에서 오직 잠시동안 데이타를 읽을 것이다. 이후 다음 트랙으로 넘어갈 것이다. 트랙을 넘어가는 것은 포획 보조기 PLL 주파수를 데이타 주파수로 더이상 당기지 않는 그런 식으로 가장 긴 펄스를 방해한다. 가장 긴 길이의 펄스는 알맞게 인정되지 않고 게다가 틀린방향이 가능하다.
무엇보다도 본 발명의 목적은, 최대 길이의 많은 또는 적은 펄스열인 코딩 시퀀스에서 혹은 빠른 점프동안에 조차등 모든 환경에서 빠르고 믿을 만한 감금 동작을 제공하는 포획 보조기를 구비한 위상 고정 루프를 제공하는데 있다. 또한 본 발명의 목적은 긴 구동 길이의 정보를 고려하지 않는 PLL 포획 보조기를 구현하는 것이다.
이런 목적으로, 본 발명에 따른 PLL은 다음과 같은 특징, 상기 입력신호의 펄스 길이를 상기 펄스 길이에 가장 가까운 전체 길이를 갖는 정수 주기의 오실레이터 신호로 둥글게 하도록 방향표시를 가르키는 양을 결정하는 라운딩(rounding) 검출기로 구성되는 주파수 편차 검출기에 그 특징이 있다. 가장 가까운 정수기 측정된 길이보다 더 작거나 더 큰지를 검출하고 오실레이터 신호 주기의 펄스 길이를 측정함에 의해 주파수 편차가 상대적으로 적당하다면 각 펄스는 주파수 편차 신호에 기여한다. 본 발명에 따라, 라운딩 검출기는 실제로 펄스 길이의 차이 표시와 그것의 가장 가까운 정수의 주기를 계산한다. 펄스 길이보다 더 작은 오실레이터 주기의 가장 큰 정수를 초과하는 펄스 길이를 분수량이 검출하는 대안이 본 발명에 따른 라운딩 검출기를 제공한다. 상기 분수량이 표시에 직접 연관되고 후자는 상기 분수량이 ½ 이상 또는 이하인지를 결정함에 의해 유도될 수 있다. 라운딩 동작의 표시에 직접 연관된 숫자를 결정하는 여러가지 다른 계획이 본 발명의 골격내에서 설계될 수 있다.
위에 기술되듯이 포획 보조기의 포획 범위는 더 긴 펄스의 길이에 의해 제한된다. 가장 긴 펄스가 11개 단위의 길이를 가질때 포획 범위는 약 5%이다. 더 긴 펄스의 상대적 발생이 낮다면 그것은 무언가 더 크다. 예를들면, EFM-코딩으로 콤팩트 디스크상에 레코드된 오디오 신호에서 포획 범위는 약 6% 이다.
더 큰 포획 범위를 얻기 위해, 본 발명에 따른 PLL의 실시예는 펄스의 상기 길이에 가장 가까운 전체 길이를 갖는 정수의 주기가 소정의 값으로부터 이탈될때 라운딩 검출기의 출력을 방해하는 수단을 포함한다는데 그 특징이 있다. 특히, 소정의 값이 작고 그 길이의 펄스가 자주 발생된다면, 포획 범위가 명백히 증가될 수 있다. EFM-코딩된 신호에서 명백히 선택된 소정의 값은 3이다. 심볼 길이 디코더는 3과 같은 라운딩의 길이를 갖는 펄스 출현을 검출한다. 그런 펄스가 검출될때, 주파수가 편차 검출기 출력은 구동될 것이다. 얻어진 범위는 약 16%이다(0.5/3).
더 큰 포획 범위를 얻기 위해 본 발명에 따른 PLL의 실시예는 입력신호는 변수 길이의 펄스를 포함하는 것을 특징으로 하고 주파수 편차 검출기는 다수의 N 연속 펄스에서 가장 짧은 입력신호의 펄스 길이를 검출하는 펄스 길이 검출기를 포함한다는데 그 특징이 있다. 펄스 길이 검출기는 구동 길이 교란 즉, 발생하지 않는펄스 길이뿐 아니라 라운딩후 가장 가까운 가능한 길이의 펄스 출현을 검출하고 게다가 발생하는 펄스 길이의 부재를 검출한다. 만약 가장 짧은 검출된 펄스 길이가 소정의 가장 낮은 길이 이상이면 제 2 의 값을 발생하고 만약 검출된 가장 짧은 펄스 길이가 소정의 가장 낮은 길이 이하라면 출력단에서 제 1 의 값을 갖는 출력 신호를 발생하는 수단으로 주파수 편차 검출기가 구성된다는데 본 실시예의 특징이 있다. 만약 발생되는 가장 짧은 펄스 길이보다 더 짧은 펄스 길이가 검출된다면, 주파수 편차 검출기는 PLL 주파수를 증가시키는 신호를 발생할 것이다. 가장 짧은 길이의 펄스로 충분히 긴 길이를 갖는 열이 발생될 확률이 높은 일련의 펄스가 테스트되고 그런 펄스가 검출되지 않을때 주파수 편차 검출기는 오실레이터 주파수를 감소시킬 신호를 발생할 것이다. 상기 포획 보조기의 장점은 그것의 매우 큰 포획 범위로 실제로 PLL의 전체 범위까지 연장된다. 본 실시예의 부가적인 장점은 PLL의 포획 범위를 증가시키는데 외부 클럭이 필요하지 않다는 것이다.
선택적으로, 발생되는 가장 긴 펄스에 대한 구동 길이 교란의 출현 또는 그에 관한 부재는 PLL 주파수를 증가 또는 감소시킬 신호를 발생하는데 역시 사용될 수 있다.
라운딩 검출기 및/또는 펄스 길이 검출기로부터 가짜 신호에 의한 PLL의 방해를 피하기 위해 주파수 편차 검출기 출력 신호를 온 및 오프하는 주파수 잠금 검출기를 PLL은 포함한다.
그리하여 오실레이터 신호의 주기로 입력신호의 소정의 거리에서 특징 펄스 열 사이의 거리를 측정하도록 잠김 검출기가 배치되는데에 특징이 있다. PLL이 잠길때 포획 보조기의 출력이 나오는 것을 방지하도록 잠금 검출기를 사용하는 것은 상기 필립스 데이타 북 1990년간 Vol ICOla의 671-691 페이지에 기술된 내용 그대로 표현되어 있다. 그러나, 공지된 검출기는 소정의 거리 앞의 동기 펄스의 유무만을 검출하고 데이타 흐름에 있어서의 동기 열 사이의 거리를 측정하지는 않는다. 상기 특징 펄스 열 사이의 측정된 거리가 명목상의 거리와 같을때 잠긴 검출기는 주파수 편차 출력신호를 감쇠시키도록 연결되는데에 본 발명에 따른 PLL의 실시예는 그 특징이 있다.
본 발명에 따른 PLL의 실시예는 라운딩 검출기와 펄스 길이 검출기로 구성되고, 상기 특징 펄스 열 사이의 측정된 거리가 소정의 윈도우 밖으로 떨어질때 제 1 상태에 있고 상기 측정된 거리가 상기 윈도우 내부로 떨어질때 제 2 상태에 있는 제어 신호에 대해 잠금 검출기가 제어 출력을 갖고 상기 제어 출력이 제 1 또는 제 2 상태에 있을때 검출기 출력 신호의 하나를 선택적으로 구동하도록 상기 펄스 길이 검출기와 라운딩 검출기에 연결되는데에 그 특징이 있다. 동기 펄스 열 사이의 거리와 두개 유형이 주파수 편차 신호 사이의 스위칭(switching)을 측정함으로서 포획-보조기 출력 신호는 주파수 편차에 가장 효과적으로 활용된다.
본 발명에 따른 PLL이 완전히 디지탈이기 때문에 집적회로로 설계하기에 좋다. 본 발명은 역시 디지탈 레코딩 시스템용 디코더 회로에 관한 것으로 정보 신호는 다양한 길이의 일련의 데이타 펄스로 표시되고, 각 데이타 펄스는 기본 길이 단위의 정수배인 길이를 갖고, 디코더 회로는 데이타 펄스로부터 클럭 신호를 발생시키도록 상기 유형의 PLL로 이루어지고, 클럭 신호는 상기 기본 길이 단위에 연관된 주기를 갖는다. 그런 디코더 회로는 완전히 디지탈로 특히 디지탈 발진기를 포함하고, 그래서 에러 정정 회로같은 정보를 처리하는 디지탈 회로를 한개의 칩에 간단히 집적할 수 있다.
상기 내용과 본 발명의 다른 상세한 특징이 이제 첨부된 도면을 참조하여 예를들어 기술된다.
제 1 도는 CD 플레이어에서 신호속의 데이타 회복을 위한 PLL 회로를 도시한 것이다. 이 회로는 데이타 입력 신호(HFin) 단자(2)와 발진기 입력신호 단자(3)가 연결된 위상 검출기(1)를 포함한다. 발진기 신호는 디지탈 발진기(4)에서 발생되는데 이후 이산(discrete) 시간 발진기 또는 DTO로 명기되고, 발진기 신호의 주파수는 DTO 입력 신호(DTOi)의 값에 의해 결정된다. DTO(4)는 예를들어 연결 라인(3)을 통해 위상 검출기(1)로 인가되는 샘플링된 톱니파(DTOo)의 데이타 회복 회로(11)에 클럭 신호로서 사용되는 펄스 출력신호(DTOc)인 두개의 출력 신호를 발생한다. DTOc의 펄스는 톱니파형에서 오버플로우, 폴링 에쥐(falling edge)에 해당하고 DTOo 신호의 값은 마지막 샘플링 순간에 톱니파형의 값에 해당한다. 위상 검출기(1)는 위상 에러 신호(△)에 해당하는 HF 변환 시간에서의 DTO 주파수인 톱니파형의 예측차를 발생한다. 이 신호는 출력 연결라인(6)을 통해 디지탈 루프필터(7), 데이타 회복 회로(11)와 포획 보조기(9)의 입력단으로 전송된다. 루프 필터(7)는 PLL 제어 루프를 닫고 DTO 입력신호(DTOi)의 값을 조정하여 위상 에러를 0으로 제어한다. 완전한 디지탈 PLL의 예가 EP-A 0 342 736에 기술되어 있고 상기 특허 출원은 완전한 회로의 동작에 관한 것이다.
전에 기술된 기능에 부가하여, 제 1 도는 두가지 회로를 도시한다. 즉 포획 보조기(9)와 데이타 슬라이서(12), 데이타 슬라이서(12)는 신호를 읽는데서 발생되는 평균 레벨의 오프셋값을 보상하기 위해 입력 데이타 신호(HFin)의 D.C.레벨 변화를 제공한다. 데이타 슬라이서(12)의 입력은 예를들어 보상된 데이타 신호의 평균 값 또는 정 또는 부의 펄스의 평균 길이이다. 도시된 바와같이 입력은 데이타 회복 회로(11)에서 뿐아니라 회로의 여러 부분에서 유도될 수 있다.
포획 보조기(9)는 알맞는 주파수 범위내로 DTO4를 당기는데 필요하다. 포획 보조기(9)의 입력은 데이타 입력신호(HFin), 발진기 펄스 신호(DTOc)와 위상 에러 신호(△)이다. HFin신호의 발진기신호 사이에 편차가 있을때 포획 보조기 (9)의 출력은 연결단자(10)를 통해 루프필터로 입력되어 발진기 주파수가 증가 또는 감소되도록 한다.
제 2 도에서 본 발명에 따른 포획 보조기(9)의 실시예는 더 상세히 기술된다. 기술되는 내용은 컴팩트 디스크(CD)로 알려진 광학 디지탈 오디오 디스크에 현재 사용되는 코딩, EFM-코딩된 데이타를 다루는 회로에 근거한다. 도시된 회로를 실행하는데 사용되는 그런 데이타의 특징은 펄스가 기본적인 길이 단위로 표현된 3 내지 7 범위의 펄스 길이를 갖는다는 사슬을 포함한다 ; 짧은 길이의 펄스는 긴 길이의 펄스보다 더 공통적이다 ; 동기 시퀀스는 두개의 연속적인 펄스의 길이 11로 구성되는 데이타 신호에서 발생하는데 이 시퀀스는 588 기본 길이 단위의 걸이에 의해 분리된다. 언급된 특징과 다른 특징의 2진 데이타 신호를 취급하는 회로는 회로를 적당히 수정하여 얻을 수 있다.
제 2 도는 연결단자(2, 5, 6)을 통해 펄스 길이 측정 회로(13)에 나타나는 데이타 입력신호(HFin), 발진기 펄스 신호(DTOc), 위상 검출기 출력신호(△)를 도시한다. 펄스 길이 측정회로는 실제 펄스 길이와 라운드된 값의 차이(△RL)와 가장 가까운 정수의 발진기 주기에 라운드된 펄스의 길이(RL)를 가르키는 출력신호를 발생한다. RL-출력 때문에 펄스 길이 측정회로는 라운딩 검출기로서 작용한다. 라운드된 펄스 길이(RL)는 연결단자(14)를 통해 펄스 길이 검출기(16)로 전송된다. 차이(△RL)는 연결단자(15)를 통해 스위치(26b)로 입력되고 여기서 스위치는 주파수 편차 신호로서 △RL을 선택하고 또 스위치(18a, 18b, 18c)로 구성되는 주파수 편차 검출기(18)로 입력된다. 펄스 길이 검출기(16)로부터의 출력 신호가 상기 검출기(18)에 입력되어 이 신호에 대한 응답으로 상기 검출기(18)는 그것의 출력연결단(22)에서 또 다른 주파수 편차 신호를 발생한다.
펄스 길이 검출기(16)는 네개 출력으로 구성된다. 제 1 출력단(17a)에서 신호는 길이 3(RL3)인 펄스가 검출될때 발생된다. 제 2 출력단(17b)에서 발생된 신호는 3 보다 더 작은 라운드된 길이(RL〈3)의 펄스 발생을 가르키고 제 3 출력단(17c)은 라운드된 길이 3의 펄스(NoRL3)의 없음을 가르킨다. 제 4 출력단(19)은 SYNC-심볼 검출기(20)에 사용되는 길이 11의 펄스 출현을 가르키는데 사용된다.
출력신호(RL3, RL〈3, NORL3)는 주파수 편차 검출기(18)에서 스위치(18a, 18b, 18c)를 각각 구동시킨다. 3 보다 작은 라운드된 길이의 펄스 출현과 또는 길이 3인 펄스의 없음은 각각 너무 낮거나 너무 높은 발진기 주파수에 해당된다. 이러한 신호는 발진기 주파수를 변화시키는 제어신호를 발생시키는 주파수 편차 검출기(18)에 사용된다. 제어신호의 발생은 스위치(18b와 18c)에 의해 각각 이루어진다. 3보다 작은 라운드된 펄스 길이의 펄스를 가르키는 신호가 발생된다면 스위치(18b)가 구동되어 음의 제어신호(C1)를 주입하고 펄스 길이(3)의 펄스가 없음을 가르키는 신호에 의해 구동된 스위치(18c)는 양의 제어신호(C2)를 주입할 것이다. 더우기, 주파수 편차 검출기(18)는 연결단자(17a)에서 라운드된 길이(3)의 펄스 출현에 다시 동작할 것이다. 이런 펄스에 대해 주파수 편차 에러신호는 스위치(18a)를 통해 출력단자(22)에 주입될 것이다. 이런 경우에 주파수 편차 신호는 라운드된 펄스 길이 차이신호(△RL)와 같은 것이 취해진다. DTO 주파수와 연결단자(15) 사이에 주파수 편차가 제공된다면 데이타 신호의 주파수(HFin)는 낮고(16%), 펄스 길이(3)에 대한 주파수 편차는 발진기 주파수가 데이타 주파수보다 위거나 아래인 것을 가르킨다. 주파수 차이가 16% 보다 더 클때, 출력단(17b, 17c)에서 신호에 연결된 스위치(18b, 18c)에 의해 정정하는 동작이 취해질 것이다. 주파수 편차 검출기(18)가 전체 범위인 DTO와 같은 포획 범위를 갖기 때문이다.
주파수 편차 검출기(18) 자체로, PLL 주파수를 잠금-포인트(lock-point)까지 갖다 놓는 것은 어렵다. 즉, 그 포인트는 데이타 주파수와 같은 DTO 주파수이다. 구동 길이 차이 신호(△RL)는 모든 펄스 길이(3)에 대해 시스템의 오프셋을 갖을 수 있다는 사실 때문이다. 이런 결과는, 주파수 편차 검출기(18)가 실시예에서 제어 잠금(lock-in) 주파수를 위로 4% 자르는 주파수 DTO를 밀어낼 것이다.
이 문제를 해결하기 위해, 스위치(26b)가 소개되었다. 만약 PLL 주파수가 데이타 주파수에 충분히 가깝다면, 모든 펄스에 대한 구동 길이 차이 신호는 주파수 차이 신호로서 사용될 것이다. 길이(3)의 펄스뿐 아니라 모든 펄스에 대해 신호가 사용되기에 길이(3)의 오프세트 펄스는 다른 펄스에 오프세트치 만큼 보상될 것이다. DTO와 데이타 주파수 사이의 주파수 편차가 6% 이하로 제한된다면 이런 신호의 표시는 발진기 주파수가 데이타 신호 주파수 이상 또는 이하인지를 지시할 것이다.
하기에 보듯이, 신뢰가능한 잠금은 스위치(26b)를 통해 에러신호의 적절한 선택에 의해 제공될 것이다. 연결단자(19)는 펄스 길이 검출기(16)의 넷째 출력으로 동기 검출기(21)의 입력에 연결된다. 다른 입력단에서 동기 검출기(21)는 예를들어 DTOc 연결단자(5)를 통해 DTO 출력신호를 수신한다. EFM-코드의 데이타 신호에서 11개 기본 길이 단위의 길이의 두개 연속적인 펄스 출현은 SYNC 심볼을 가르킨다. SYNC 심볼은 588 기본 길이 단위만큼 공간이 뜬다. 동기 검출기(21)에서 SYNC 심볼이 검출되고 SYNC 심볼 사이의 거리가 발진기 주기에서 측정된다. 이거리가 정확하게 588 발진기 주기일때 발진기 주파수와 데이타 주파수 사이 편차는 매우 작고 PLL은 잠김상태로 여겨진다. 이런 상황을 가르키는 신호는 연결단자(25)를 통해 동기 검출기로부터 출력되고 주파수 편차 검출기(18)의 출력신호가 루프필터에 도달하지 못하도록 하는데 사용된다. 불필요한 효과를 피하기 위해 SYNC 심볼이 데이타에서 발생될때 신호는 역시 소정 시간동안 유지된다. SYNC 심볼이 588 발진기 주기 동안 깔리지 않을때 PLL은 잠김 상태에 없고 주파수 편차 검출기의 출력은 루프필터로 넘어간다. 두개 SYNC 심볼 사이의 발진기 주기수가 약 6%의 588 주위의 윈도우밖일때 예를들어 560 이하 또는 626 이상일때 주파수 편차 검출기(18)의 출력 신호는 PLL을 범위내로 당기는데 사용된다. 큰 편차는 SYNC 심볼을 검출하기가 쉽지 않게 하듯이, 이런 심볼의 연장된 없음은 편차 검출기(18)가 역시 스위치 온되도록 한다.
두개 SYNC 심볼에서 발진기 주기 수가 상기 윈도우 이내일때, 모든 펄스에 대한 펄스 길이 측정회로(13)의 출력 신호(△RL)는 주파수 차이 신호로서 사용될 것이다. 이런 경우가 아닐때, 주파수 편차 검출기(18)의 출력은 요구되는 주파수를 향한 DTO를 당기기 위해 루프필터로의 입력으로 사용될 것이다. 주파수 편차 검출기(18)와 동기 검출기(21)의 출력신호가 인가되는 스위치(26b)에 의해 알맞은 주파수 편차 신호의 선택이 이루어지고 선택된 신호가 연결단자(10)를 통해 루프필터(7)로 전송된다.
제 3 도에서 펄스 길이 측정회로(13)에서의 펄스 길이 계산이 예로 도시된다. 이 도면에서 더 낮은 그래프는 두개 신호를 나타낸다 ; 계단형 신호는 DTOo 신호의 유형을 나타내고 톱니파 신호는 DTO로서 같은 주파수에서 구동하는 전압 제어의 발진기 출력신호를 나타낸다. 상기 둘째 신호는 위상 검출기(1)의 동작을 기술하는데 사용된다. 소위 오버플로우(overflow)가 발생할때 가상 톱니 신호가 매 주기마다 한번씩 낙하하는 선형 상승신호이다. 상기 오버플로우는 다른 DTO-출력 신호(DTOc)상의 펄스와 일치한다. 위의 그래프는 HFin데이타 신호의 음 펄스의 모양을 나타낸다. HFin와 톱니 신호는 그래프의 원에 의해 지적되듯이 발진기 주파수의 두배 주파수로 샘플링된다. HFin신호의 샘플링 포인트는 DTOo 신호에 있어서의 계단인 톱니 신호의 샘플링 포인트 사이의 중간에 위치한다. 전에 언급된 EP-A 0342 736에 상세히 기술되듯이, HFin신호를 제로 크로싱(zero crossing)하는 시간에서 DTOc 신호의 값(Dza와 Dzb)은 샘플링 포인트 A0와 A1사이와 B0와 B1사이 각각을 선형으로 삽입함으로서 계산된다. A0와 A1, B0와 B1은 반대 부호를 갖고 데이타 신호(HFin)의 제로 크로싱 전후의 샘플 포인트이다. 계산은 DTOo신호의 DTOA와 DTOB값에서 시작하고 A0와 A1사이 및 B0와 B1사이 중간에서 각각 샘플링된다. A에서 B까지의 펄스 길이(LAB)는 LAB=NO+(Dza-Dzb)/D 처럼 발진기 주기로 주어지고 여기서 NO는 오버플로우의 수이고 D는 톱니 신호의 크기이다. 상기 크기는 1로 정규화된다. Dza또는 Dzb계산 동안에 오버플로우가 발생할지라도 공식은 올바르다. 상기 길이(LAB)로부터 라운드된 펄스 길이(RL)와 라운딩 에러(△RL)가 유도된다. 라운드된 길이는 DTO와 데이타 입력신호 사이의 위상 잠금에 의존하지 않는다.
제 4 도에서 펄스 길이 검출기 회로(16)가 상세히 도시된다. 라운드된 심볼(RL)의 길이는 연결단자(14)를 통해 네개 비교기(31, 32, 33, 34)로 나타난다. 비교기(31)에서 펄스는 11의 라운드된 길이를 갖는지 체크되고 만약 그렇다면 신호는 연결단자(19)를 통해 동기 검출기에 나타난다. 비교기(32, 33, 34)에서 길이 1, 2 또는 3의 짧은 펄스 길이가 검출된다. 비교기(32, 33, 34)의 출력신호는 예를들어 OR-게이트에서 짧은 펄스 신호로 결합되고 카운터(35)의 리세트 입력으로 나타난다. 카운터(35)는 연결단자(20)를 통해 신호(DATA_D)로 나타난 데이타 신호속의 펄스를 카운트한다. 신호(DATA_D)는 예를들어 길이 측정회로(13)로부터 유도되고 데이타 신호가 부호를 바꿀때 마다 논리의 하이 레벨에 있는다. 카운터(35)가 소정의 숫자에 도달할때 예를들어 9일때, 짧은 펄스 신호에 의해 리세트되지 않고 짧은 신호의 없음을 가르키는 신호가 발생된다. 짧은 펄스 신호가 없음으로서 짧은 펄스 신호는 연결단자(17a, 17b, 17c)를 통해 주파수 편차 검출기에 나타난다. 출력(17a, 17b, 17c)은 각각 길이 3의 펄스, 3 보다 작은 길이의 펄스, 길이 3의 펄스 없음을 가르킨다. 오디오 디스크에 대한 EFM-코드된 데이타에 3개 펄스중 한개가 3개 기본 길이 단위로 길다. 그래서 9개의 연속적인 펄스중 짧은 펄스를 갖지않을 확률이 매우 낮다. 명확히 더 크거나 더 작은 수많은 펄스보다도 9개 펄스가 좋은 결과를 나타내었다는 것은 경험을 통해 알 수 있다.
제 5 도에서 동기 검출기(21)가 도식적으로 도시된다. 길이 11의 펄스가 비교기(31)에서 검출될때 신호는 라인(19)을 지나 D-형 플립-플롭같은 레지스터(36)와 AND-게이트(37)에 입력된다. 레지스터(36)는 라인(20)상의 DATA_D 신호에 의해 클럭킹된다. 다음 펄스의 발생이 DATA_D 신호에 의해 지시될때까지 펄스가 레지스터에 의해 지연된다. 기억된 펄스는 AND-게이트(37)의 제 2 입력을 향해 출력된다. 펄스 발생에 맞춰 동기화하도록 역시 DATA_D 신호는 AND-게이트로 입력된다. 결과적으로, 길이 11인 두개의 연속적인 펄스, SYNC 심볼이 데이타속에 있을때 AND-게이트의 출력이 하이가 된다. SYNC 신호가 연결단자(38)를 통해 카운터(39)의 리세트 입력단에 입력된다. 이 카운터의 데이타 입력은 DTO의 출력으로 연결된다.
카운터(39)는 SYNC 심볼의 발생후에 발진기 주기의 수를 카운트한다. 카운터가 윈도우 간격의 더 낮은 모서리인 560에 도달하자 마자 제 1 플립-플롭(40)이 세트된다. 카운터 626에 도달할때까지 제 2 플립-플롭(41)이 세트되지 않는다. 제 2 플립-플롭의 출력은 인버터(42)에서 반전된다. 제 1 플립-플롭(40)의 출력과, 제 2 플립-플롭의 반전된 출력은 AND-게이트(43)에 입력된다. AND-게이트(43)의 제 3 입력에 SYNC 신호가 연결단자(38)를 통해 공급된다. 결과적으로, SYNC 심볼이 560과 626 발진기 주기사이에서 이전의 SYNC 심볼로부터 발생할때 AND-게이트(43)는 논리적인 하이신호를 발생한다. SYNC 심볼이 도달된 588 발진기 주기를 갖는 카운터(39)와 일치할때 제 2 AND-게이트(44)는 출력 신호를 발생한다. 데이타 신호속의 SYNC 시퀀스가 일시적으로 없음에 따른 가짜 신호를 피하기 위해 예를 들어 드롭아웃(drop-out)동안에 레코드 캐리어상의 지역적인 방해때문에 데이타가 읽혀질때 AND게이트(43과 44)의 출력 신호가 SYNC 신호발생시 잠시 유지될 수 있다.
제 6 도에서, 주파수 편차 검출기의 실시예가 도시된다. 제 1 부분은 짧은 펄스의 유무를 취급한다. 길이 1 또는 2의 펄스 출현은 주파수 편차 검출기에 있어 발진기(DTO) 주파수를 증가시키도록 하는 신호를 초래한다. 그런 펄스는 OR-게이트(50)와 연결단자(17b)를 통해 AND-게이트(52)로 입력된다. AND-게이트(52)의 다른 입력에는 발진기 주파수가 증가되도록 하는 레벨을 갖는 신호(C1)가 제공된다. 신호(C1)는 OR 회로(54)로 입력된다. 짧은 펄스가 발생되지 않을때 신호가 라인(17c)상에 나타난다. 상기 신호는 신호(C2)가 AND-게이트(51)를 통해 OR-게이트(54)에 도달되도록 한다. 신호(C2)는 발진기 주파수의 감소를 초래한다. 길이 3의 펄스가 라인(17a)상의 신호를 통해 주파수 편차 검출기로 검출되고 지적된때, 연결단자(15)를 통해 편차(△RL)에 해당하는 값이 AND-게이트(53)를 통해 OR-게이트(54)로 전송될 것이다. 상기 신호는 이 길이의 펄스 내의 가능한 시스템상 에러를 정정하기 위해 일정한 값(C3)만큼 수정된다. OR-게이트(54)의 출력 즉 신호 C1, C2또는 (C3로 변환된) △RL중 하나는 멀티플렉서(55)에 입력된다. 멀티플렉서(55)의 다른 입력은 라운딩 에러(△RL)로부터 유도된 신호로 연결되고 여기서 펄스 길이가 선택되지 않는다. 멀티플렉서의 출력은 연결단자(24)상의 신호에 의해 선택된다. 상기 후자의 신호는 동기 검출기의 출력 신호이고 입력 데이타의 동기 시퀀스 사이의 거리가 발진기 주기에서 측정된 소정 윈도우내에서 발생되는지를 지시한다. 상기 윈도우내에서 모든 펄스에 대한 라운딩 에러 신호(△RL)가 사용되고 상기 윈도우 밖에 길이 3인 펄스의 라운딩 에러 또는 짧은 펄스의 유무가 있다.
마지막으로, 멀티플렉서의 출력신호가 또 다른 선택 회로(56) 예를들어 AND-게이트로 입력된다. 이 AND-게이트는 상기 입력신호를 그것의 출력단자(10)로 전송한다. 상기 다른 입력단은 라인(25)을 통해 검출기 지시기의 출력단에 연결되어 동기 시퀀스 사이의 거리가 588 발진기 주기이다. 즉, 발진기 주파수와 데이타 주파수 사이의 편차가 매우 작다. 주파수 편차 신호가 루프필터에 도달하지 못하도록 회로(56)가 배열된다.

Claims (13)

  1. 펄스로 이루어지는 입력신호를 수신하는 데이타 입력 단과 오실레이터 신호를 수신하는 오실레이터 입력단을 갖는 위상 비교기와, 상기 위상 비교기의 출력에 접속된 입력단을 갖는 루프 필터회로와, 위상 비교기의 오실레이터 입력단에 연결된 출력단과 상기 루프필터 회로의 출력단에 연결된 제어 입력단을 구비한 오실레이터와, 상기 데이타 신호와 상기 오실레이터 신호 사이에 주파수 차를 검출하고 상기 루프필터 회로의 입력단에 연결된 출력단을 갖는 주파수 편차 검출기로 구성되는 위상 고정 루프에 있어서, 상기 펄스 길이에 가장 가까운 전체 길이를 갖는 발진기 신호의 정수 주기에 상기 입력 신호안의 펄스 길이를 라운딩 하도록 방향표시를 가르키는 양을 결정하는 라운딩 검출기로 이루어지는 주파수 편차 검출기로 구성되는 것을 특징으로 하는 위상 고정 루프.
  2. 제1항에 있어서, 주파수 편차 검출기는 라운딩을 위한 상기 방향 표시에 직접 관련된 양을 결정하는 수단으로 이루어지는 주파수 편차 검출기로 구성되는 것을 특징으로 하는 위상 고정 루프.
  3. 제1항 또는 제2항에 있어서, 상기 펄스 길이에 가장 가까운 전체 길이를 갖는 정수 주기의 발진기 신호의 전체 길이와 상기 입력 신호의 펄스 길이 사이의 차를 결정하도록 라운딩 검출기가 배치되는 것을 특징으로 하는 위상 고정 루프.
  4. 제1, 또는 제2항에 있어서, 상기 펄스 길이에 가장 가까운 전체 길이를 갖는 주기의 정수가 소정의 값에서 이탈할때 라운딩 검출기가 출력하지 못하도록 하는 수단으로 구성되는 것을 특징으로 하는 위상 고정 루프.
  5. 제1 또는 제2항에 있어서, 입력 신호는 변수 길이의 펄스로 구성되고 다수의 N 연속적인 펄스에 있어서 가장 짧은 입력 신호의 펄스 길이를 검출하는 펄스 길이 검출기로 이루어지는 주파수 편차 검출기로 구성되는 것을 특징으로 하는 위상 고정 루프.
  6. 제5항에 있어서, 검출된 가장 짧은 펄스 길이가 소정의 가장 낮은 길이 이상이라면 제2값을 발생하고 검출된 가장 짧은 펄스 길이가 소정의 가장 낮은 길이 이하라면 제1값을 갖는 출력신호를 그것의 출력단에서 발생시키는 수단으로 이루어지는 주파수 편차 검출기로 구성되는 것을 특징으로 하는 위상 고정 루프.
  7. 제1 또는 2항에 있어서, 입력신호는 변수 길이의 펄스로 구성되고 주파수 편차 검출기는 다수의 M 연속적 심볼에 있어 가장 긴 입력신호의 펄스 길이를 검출하는 펄스 길이 검출기로 구성되는 것을 특징으로 하는 위상 고정 루프.
  8. 제7항에 있어서, 주파수 편차 검출기는 만약 검출된 가장 짧은 펄스 길이가 소정의 가장 높은 길이 이하라면 제2값을 발생하고 검출된 가장 짧은 펄스 길이가 소정의 가장 높은 길이 이상이라면 제1값을 갖는 출력 신호를 그것의 출력단에서 발생시키는 수단으로 구성되는 것을 특징으로 하는 위상 고정 루프.
  9. 제1항 또는 제2항에 있어서, 주파수 편차 검출기 출력 신호를 스위치 온 및 오프하는 주파수 잠금 검출기로 구성되고 잠금 검출기가 발진기 신호의 주기내에서 입력 신호의 소정의 거리에서 특성 펄스 시퀀스 사이 거리를 측정하도록 배열되는 것을 특징으로 하는 위상 고정 루프.
  10. 제9항에 있어서, 상기 특성 펄스 시퀀스사이 측정된 거리가 명목상의 거리와 같을때 잠금 검출기가 주파수 편차 출력 신호를 비활성화 하도록 연결되는 것을 특징으로 하는 위상 고정 루프.
  11. 제9항에 있어서, 라운딩 검출기와 펄스 길이 검출기로 구성되고, 잠금 검출기는 상기 특성 펄스 시퀀스사이 측정된 거리가 소정의 윈도우 밖으로 떨어질때 제 1 상태에 있고 상기 측정된 거리가 상기 윈도우 안으로 떨어질때 제 2 상태에 있는 제어 신호에 대한 제어 출력단을 갖는 제 1 또는 제 2 상태에 있을때 검출기 출력 신호의 하나를 선택적으로 구동하는 상기 펄스 길이 검출기와 라운딩 검출기에 제어 출력단이 연결되는 것을 특징으로 하는 위상 고정 루프.
  12. 제1항 또는 제2항에 있어서, 집적회로로 집적되는 것을 특징으로 하는 위상 고정 루프.
  13. 디지탈 레코딩 시스템용 디코더 회로에 있어서, 정보 신호는 가변 길이의 일련의 데이타 펄스로 표시되고, 각 데이타 펄스는 정수배의 기본 길이 단위의 길이를 갖고, 디코더 회로는 데이타 펄스로부터의 클럭 신호를 발생하도록 전항의 청구 범위에 따른 PLL로 구성되고, 클럭 신호는 상기 기본 길이 단위와 관련된 주기를 갖는 것을 특징으로 하는 디코더 회로.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0619653B1 (en) * 1993-04-05 1998-12-23 Koninklijke Philips Electronics N.V. Digital phase-locked loop
US5612981A (en) * 1994-02-15 1997-03-18 Philips Electronics North America Corporation Apparatus and methods for improving timing recovery of a system clock
US5692023A (en) * 1994-11-04 1997-11-25 Lsi Logic Corporation Phase locked loop including distributed phase correction pulses for reducing output ripple
US5477177A (en) * 1995-01-11 1995-12-19 National Semiconductor Corporation Phase error processor circuit with a comparator input swapping technique
US5808691A (en) * 1995-12-12 1998-09-15 Cirrus Logic, Inc. Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock
DE19546632A1 (de) * 1995-12-14 1997-06-19 Thomson Brandt Gmbh Digitale Detektorschaltung zur Rückgewinnung des Bittaktes aus einem Datenstrom
FR2746232B1 (fr) * 1996-03-12 1998-05-29 Procede de reduction autonome des seuils d'acquisition et de poursuite des porteuses recues en orbites
JPH09246965A (ja) * 1996-03-14 1997-09-19 Nec Corp Ｐｌｌ周波数シンセサイザ
US5867533A (en) * 1996-08-14 1999-02-02 International Business Machines Corporation Digital delta mode carrier sense for a wireless LAN
US5727038A (en) * 1996-09-06 1998-03-10 Motorola, Inc. Phase locked loop using digital loop filter and digitally controlled oscillator
KR100213261B1 (ko) * 1996-10-31 1999-08-02 윤종용 위상동기루프의 주파수검출기
GB2321142B (en) * 1997-01-13 2001-03-28 Plessey Semiconductors Ltd Frequency control arrangement
US6330034B1 (en) * 1997-10-31 2001-12-11 Texas Instruments Incorporated Color phase-locked loop for video decoder
JP3094976B2 (ja) * 1997-11-19 2000-10-03 日本電気株式会社 同期回路
KR100318842B1 (ko) * 1998-11-26 2002-04-22 윤종용 디지털위상제어루프에서의주파수검출방법
US6389548B1 (en) * 1999-04-12 2002-05-14 Liam Bowles Pulse run-length measurement for HF data signal by dividing accumulated phase difference between first and second zero-crossings by single-cycle range using multiple cycle range sawtooth waveform
DE10033109C2 (de) * 2000-07-07 2002-06-20 Infineon Technologies Ag Taktsignalgenerator
US6987817B1 (en) * 2000-07-17 2006-01-17 Lsi Logic Corporation Digital clock recovery PLL
US7093151B1 (en) * 2000-09-22 2006-08-15 Cypress Semiconductor Corp. Circuit and method for providing a precise clock for data communications
US6785354B1 (en) * 2000-11-28 2004-08-31 Intel Corporation Lock detection system for use in high speed communication systems
US6609781B2 (en) * 2000-12-13 2003-08-26 Lexmark International, Inc. Printer system with encoder filtering arrangement and method for high frequency error reduction
US7430239B2 (en) * 2001-11-30 2008-09-30 Koninklijke Philips Electronics N.V. Bit-detection arrangement and apparatus for reproducing information
FR2833795B1 (fr) 2001-12-18 2004-04-02 St Microelectronics Sa Procede et dispositif pour evaluer des longueurs de symboles sur un support d'enregistrement
US20030165208A1 (en) * 2002-03-04 2003-09-04 Andrew Carter Non-linear decision feedback phase locked loop filter
TW577992B (en) * 2002-05-20 2004-03-01 Mediatek Inc Jitter measuring method and apparatus
TWI239718B (en) * 2004-01-29 2005-09-11 Mediatek Inc Phase lock loop with higher resolution
US6944099B1 (en) 2004-06-10 2005-09-13 International Business Machines Corporation Precise time period measurement
US7809973B2 (en) * 2005-11-16 2010-10-05 Cypress Semiconductor Corporation Spread spectrum clock for USB
TW200727591A (en) * 2006-01-06 2007-07-16 Realtek Semiconductor Corp Phase lock loop (PLL) for rapid lock-in
US7658114B1 (en) 2008-11-17 2010-02-09 General Electric Company Ultrasonic flow meter
US8422340B2 (en) * 2008-12-08 2013-04-16 General Electric Company Methods for determining the frequency or period of a signal
EP2436141A2 (en) * 2009-05-29 2012-04-04 Thomson Licensing Improved sync detection and frequency recovery for satellite systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4590602A (en) * 1983-08-18 1986-05-20 General Signal Wide range clock recovery circuit
NL8303561A (nl) * 1983-10-17 1985-05-17 Philips Nv Geregelde oscillatorschakeling.
CA1284361C (en) * 1986-08-29 1991-05-21 Mitel Corporation Analog phase locked loop
FR2605162B1 (fr) * 1986-10-08 1988-12-02 Cit Alcatel Procede et dispositif d'aide a l'acquisition d'une boucle a verrouillage de phase
US4855683A (en) * 1987-11-18 1989-08-08 Bell Communications Research, Inc. Digital phase locked loop with bounded jitter
US4912729A (en) * 1988-05-16 1990-03-27 U.S. Philips Corporation Phase-locked-loop circuit and bit detection arrangement comprising such a phase-locked-loop circuit
JPH02124637A (ja) * 1988-11-02 1990-05-11 Nec Corp 同期検出回路
GB2235839B (en) * 1989-08-22 1993-06-16 Plessey Co Plc Phase detector

Also Published As

Publication number Publication date
JP3292521B2 (ja) 2002-06-17
TW225065B (ko) 1994-06-11
JPH05243991A (ja) 1993-09-21
US5337335A (en) 1994-08-09
DE69204144D1 (de) 1995-09-21
KR930011444A (ko) 1993-06-24
EP0544358A1 (en) 1993-06-02
EP0544358B1 (en) 1995-08-16
DE69204144T2 (de) 1996-03-21

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