JPH118656A - スライスレベル評価方法、2値化方法、それを用いた回路及びそれを用いた装置 - Google Patents
スライスレベル評価方法、2値化方法、それを用いた回路及びそれを用いた装置Info
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- JPH118656A JPH118656A JP16230397A JP16230397A JPH118656A JP H118656 A JPH118656 A JP H118656A JP 16230397 A JP16230397 A JP 16230397A JP 16230397 A JP16230397 A JP 16230397A JP H118656 A JPH118656 A JP H118656A
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Abstract
(57)【要約】
【課題】本発明は、いわゆる擬似ロックが発生したとき
に、速やかにこの擬似ロック状態を解消し、データ誤り
の期間を最小限に押さえることが可能な2値化回路を提
供することを課題とする。 【解決手段】本発明による2値化回路は、2値化後のデ
ータパターンを監視するパターン検出回路と、位相差制
御ループをオン/オフ制御するスイッチを設け、変調符
号の変調規則外のパターンを検出した時に、位相差制御
ループをオフするようにする。これにより、擬似ロック
状態を解消し、正規のスライスレベルに再引込みできる
ので、良好なデータ再生が可能となる。
に、速やかにこの擬似ロック状態を解消し、データ誤り
の期間を最小限に押さえることが可能な2値化回路を提
供することを課題とする。 【解決手段】本発明による2値化回路は、2値化後のデ
ータパターンを監視するパターン検出回路と、位相差制
御ループをオン/オフ制御するスイッチを設け、変調符
号の変調規則外のパターンを検出した時に、位相差制御
ループをオフするようにする。これにより、擬似ロック
状態を解消し、正規のスライスレベルに再引込みできる
ので、良好なデータ再生が可能となる。
Description
【0001】
【発明の属する技術分野】本発明は、光ディスク、光磁
気ディスク、磁気ディスク、磁気テープ等の記録媒体か
ら信号を再生する情報再生装置あるいは外部機器から伝
送されるデータを再生する装置に関し、特にヘッドから
出力された信号を2値化する際のスライスレベルの設定
を良好に行うことが可能な技術に関するものである。
気ディスク、磁気ディスク、磁気テープ等の記録媒体か
ら信号を再生する情報再生装置あるいは外部機器から伝
送されるデータを再生する装置に関し、特にヘッドから
出力された信号を2値化する際のスライスレベルの設定
を良好に行うことが可能な技術に関するものである。
【0002】
【従来の技術】光ディスク、光磁気ディスク、磁気ディ
スク、磁気テープを記録媒体としてディジタル信号を記
録・再生する場合、各記録媒体の特性に合わせた変調方
式を用いることが一般的に行われている。
スク、磁気テープを記録媒体としてディジタル信号を記
録・再生する場合、各記録媒体の特性に合わせた変調方
式を用いることが一般的に行われている。
【0003】このうち光ディスクや光磁気ディスクを例
にとると、ディスクの反射率の変動、フォーカスずれ、
トラックずれ等が原因となって再生信号の低周波成分に
変動が生じるため、DCフリーの変調符号であることが
望ましい。また同時に、(DCフリーの符号にするため
の)冗長度が少なく高密度記録に適応していることも求
められる。
にとると、ディスクの反射率の変動、フォーカスずれ、
トラックずれ等が原因となって再生信号の低周波成分に
変動が生じるため、DCフリーの変調符号であることが
望ましい。また同時に、(DCフリーの符号にするため
の)冗長度が少なく高密度記録に適応していることも求
められる。
【0004】しかし、これら2つの条件、すなわちDC
成分が少ないということと、冗長度が少ないということ
は、トレードオフ関係にあるため、適当な妥協点を見出
して変調符号方式を決定することになる。例えば、DV
Dでは、ある程度のDC成分は許容し、なるべく冗長度
を少なくした8−16変調符号が採用されている。
成分が少ないということと、冗長度が少ないということ
は、トレードオフ関係にあるため、適当な妥協点を見出
して変調符号方式を決定することになる。例えば、DV
Dでは、ある程度のDC成分は許容し、なるべく冗長度
を少なくした8−16変調符号が採用されている。
【0005】ところで、DVD等の光ディスクの再生装
置における再生信号は、2値化する前までに、光検出器
からの電流を電圧変換するI/V変換アンプ、AGCア
ンプ、波形等化回路、LPF等の回路を経由するため、
各段でのバイアス点、DCドリフト、高域特性を考慮す
ると、再生信号系の構成をACアンプ構成にせざるを得
ない。
置における再生信号は、2値化する前までに、光検出器
からの電流を電圧変換するI/V変換アンプ、AGCア
ンプ、波形等化回路、LPF等の回路を経由するため、
各段でのバイアス点、DCドリフト、高域特性を考慮す
ると、再生信号系の構成をACアンプ構成にせざるを得
ない。
【0006】以上の理由から、再生信号を2値化する際
のスライスレベルとして、単に一定のDC電圧を用いた
のでは正確な2値化が行えない。そこで、従来の2値化
回路では、2値化したデータと再生同期クロックとの位
相差を検出して、スライスレベルに帰還をかける位相差
制御ループを構成している。
のスライスレベルとして、単に一定のDC電圧を用いた
のでは正確な2値化が行えない。そこで、従来の2値化
回路では、2値化したデータと再生同期クロックとの位
相差を検出して、スライスレベルに帰還をかける位相差
制御ループを構成している。
【0007】図2は、上記のような位相差制御ループを
もつ従来の2値化回路のブロック図である。入力端子1
から入力された信号は、レベル比較器2および正と負の
包絡線検出回路10、11に入力される。レベル比較器
2は、その+端子の電圧が−端子の電圧より高い場合に
は、VH(V)を出力し、逆に+端子の電圧が−端子の
電圧より低い場合には、0(V)を出力する。
もつ従来の2値化回路のブロック図である。入力端子1
から入力された信号は、レベル比較器2および正と負の
包絡線検出回路10、11に入力される。レベル比較器
2は、その+端子の電圧が−端子の電圧より高い場合に
は、VH(V)を出力し、逆に+端子の電圧が−端子の
電圧より低い場合には、0(V)を出力する。
【0008】このようにして2値化された信号は、エッ
ジ検出回路3、D−FF回路7、および差動増幅器8に
入力される。エッジ検出器3と位相比較器4と低域フィ
ルタ5と電圧制御発振器(VCO)6は、位相同期ルー
プ16を構成しており、エッジ検出器3で検出した2値
化信号の立ち上がりエッジに同期したクロックを再生す
る。
ジ検出回路3、D−FF回路7、および差動増幅器8に
入力される。エッジ検出器3と位相比較器4と低域フィ
ルタ5と電圧制御発振器(VCO)6は、位相同期ルー
プ16を構成しており、エッジ検出器3で検出した2値
化信号の立ち上がりエッジに同期したクロックを再生す
る。
【0009】図3は、このエッジ検出器の具体例で、ゲ
ート遅延を利用したものである。同図に示すように、イ
ンバータ3a、3b、3cとアンド回路3dにより構成
され、入力信号の立ち上がりのみを検出する。
ート遅延を利用したものである。同図に示すように、イ
ンバータ3a、3b、3cとアンド回路3dにより構成
され、入力信号の立ち上がりのみを検出する。
【0010】位相同期ループ16は、エッジ検出回路出
力と、VCOのクロックとの位相差を位相比較器4で検
出し、その位相差に比例した電圧を低域フィルタ5で取
り出して、VCOの発振周波数の制御電圧を自動調整す
る負帰還制御系である。
力と、VCOのクロックとの位相差を位相比較器4で検
出し、その位相差に比例した電圧を低域フィルタ5で取
り出して、VCOの発振周波数の制御電圧を自動調整す
る負帰還制御系である。
【0011】このように同期再生されたクロックは、D
−FF回路7のクロック端子に入力される。またD入力
には、レベル比較器出力が接続されており、クロックで
ラッチした信号をQ端子に出力する。このD−FF回路
7でラッチされた信号と、ラッチされる前の2値化信号
の差信号が、差動増幅器8で検出、増幅される。
−FF回路7のクロック端子に入力される。またD入力
には、レベル比較器出力が接続されており、クロックで
ラッチした信号をQ端子に出力する。このD−FF回路
7でラッチされた信号と、ラッチされる前の2値化信号
の差信号が、差動増幅器8で検出、増幅される。
【0012】この差信号は、低域フィルタ9で積分さ
れ、略直流成分がスライスレベルの誤差信号として差動
増幅器13の−端子に入力される。差動増幅器13の+
端子には、入力信号1sの正の包絡線検出回路出力と負
の包絡線検出回路出力の略中心電圧を出力する分圧器1
2が接続されており、これに前記スライスレベル誤差電
圧を減算して、正確なスライスレベルを出力している。
なお、ここで14は、同期再生クロック、16は再生デ
ータである。
れ、略直流成分がスライスレベルの誤差信号として差動
増幅器13の−端子に入力される。差動増幅器13の+
端子には、入力信号1sの正の包絡線検出回路出力と負
の包絡線検出回路出力の略中心電圧を出力する分圧器1
2が接続されており、これに前記スライスレベル誤差電
圧を減算して、正確なスライスレベルを出力している。
なお、ここで14は、同期再生クロック、16は再生デ
ータである。
【0013】図4(a)は、入力信号1sに対してスラ
イスレベル13sが、最適な値VrよりもVeだけ高く
なった場合を示してある。このときレベル比較器2の2
値化出力2sは、(b)のようになる。この信号から立
ち上がりエッジ3sが検出され、入力信号の立ち上がり
エッジに同期したクロック6sが(d)のように再生さ
れる。
イスレベル13sが、最適な値VrよりもVeだけ高く
なった場合を示してある。このときレベル比較器2の2
値化出力2sは、(b)のようになる。この信号から立
ち上がりエッジ3sが検出され、入力信号の立ち上がり
エッジに同期したクロック6sが(d)のように再生さ
れる。
【0014】この同期クロックでレベル比較出力をD−
FF回路7でラッチ(2値化出力2sが立ち下がった直
後のクロック6sの立ち上がりを検出)したときのQ端
子出力7sは(e)のようになる。
FF回路7でラッチ(2値化出力2sが立ち下がった直
後のクロック6sの立ち上がりを検出)したときのQ端
子出力7sは(e)のようになる。
【0015】なお、このとき、2値化出力2sの立ち下
がりエッジと、これが本来一致すべき同期クロック6s
の立ち下がりエッジとの時間差teは、同期クロック周
期Twに対して、 te<Tw/2 なる関係となっている。この信号7sと、ラッチしてい
ない2値化信号2sの差信号8sは(f)となり、さら
にこの信号を、低域フィルタ9を通過させることによ
り、前記の差信号の直流成分9sが得られる。
がりエッジと、これが本来一致すべき同期クロック6s
の立ち下がりエッジとの時間差teは、同期クロック周
期Twに対して、 te<Tw/2 なる関係となっている。この信号7sと、ラッチしてい
ない2値化信号2sの差信号8sは(f)となり、さら
にこの信号を、低域フィルタ9を通過させることによ
り、前記の差信号の直流成分9sが得られる。
【0016】図5に示すように、信号の立ち上がり、お
よび立ち下がりの傾きをθとすると、スライスレベルが
Veだけずれたときには、teに相当する時間軸方向の
誤差が生じ、クロック周期TwのN倍の長さ(同図で
は、N=4)のパルスが、 N・Tw−te の長さのパルスとして再生される。ここで、 Ve=(te/2)・tanθ の関係があるので、D−FF回路7のD入力2sとQ出
力信号7sの差信号の積分値Verrは、 Verr=(Ve・VH)/(tanθ・N・Tw) となる。
よび立ち下がりの傾きをθとすると、スライスレベルが
Veだけずれたときには、teに相当する時間軸方向の
誤差が生じ、クロック周期TwのN倍の長さ(同図で
は、N=4)のパルスが、 N・Tw−te の長さのパルスとして再生される。ここで、 Ve=(te/2)・tanθ の関係があるので、D−FF回路7のD入力2sとQ出
力信号7sの差信号の積分値Verrは、 Verr=(Ve・VH)/(tanθ・N・Tw) となる。
【0017】したがって、差動増幅器13の利得Gを G=(tanθ・N・Tw)/VH とすれば、低域フィルタ9の出力Verr×Gはスライ
スレベル誤差電圧Veに等しくなる。よって、この電圧
を13sから減算すれば、正規のスライスレベルVrが
得られ、正確な2値化が行えるというものである。
スレベル誤差電圧Veに等しくなる。よって、この電圧
を13sから減算すれば、正規のスライスレベルVrが
得られ、正確な2値化が行えるというものである。
【0018】なお、以上述べた2値化回路は、例えば特
開昭62−254514号公報に記載されている。
開昭62−254514号公報に記載されている。
【0019】しかしながら、上記従来例は、ディスク上
の傷等により再生信号レベルが急激に変動した場合等に
発生する、いわゆる擬似ロック状態に対する処理につい
て特に言及されていない。擬似ロックについて以下に説
明する。
の傷等により再生信号レベルが急激に変動した場合等に
発生する、いわゆる擬似ロック状態に対する処理につい
て特に言及されていない。擬似ロックについて以下に説
明する。
【0020】図6は、入力信号1sに対してスライスレ
ベル13sが、最適な値VrよりもVe1だけ高くなっ
た場合を示してある。図4と同様に、レベル比較器2の
2値化出力2sは(b)、エッジ検出器出力3sは
(c)、同期クロック6sは(d)のようになる。ま
た、D−FF回路7の出力7sは(e)のようになる。
ベル13sが、最適な値VrよりもVe1だけ高くなっ
た場合を示してある。図4と同様に、レベル比較器2の
2値化出力2sは(b)、エッジ検出器出力3sは
(c)、同期クロック6sは(d)のようになる。ま
た、D−FF回路7の出力7sは(e)のようになる。
【0021】ここで図4と異なる点は、2値化出力2s
の立ち下がりエッジと、これが本来一致すべき同期クロ
ック6sの立ち下がりエッジとの時間差te1が、同期
クロック周期Twに対して、 te1>Tw/2 となっている点である。
の立ち下がりエッジと、これが本来一致すべき同期クロ
ック6sの立ち下がりエッジとの時間差te1が、同期
クロック周期Twに対して、 te1>Tw/2 となっている点である。
【0022】このため、信号7sのパルス幅(VHの期
間)がTwだけ短くなっている。信号7sと2sの差信
号8sは(f)となり、正側のパルス幅は、本来パルス
幅として必要なte1+Tw/2に対して、te1−Tw
/2となる。このため低域フィルタ9通過後の直流成分
9sは、スライスレベルを補正すべき方向とは逆極性で
ある−極性の電圧−Ve2となる。以上の結果、差動増
幅器13の出力である13sの電位は、Ve1+Ve2と
なり、正規のスライスレベルVrから大幅にずれた値と
なる。
間)がTwだけ短くなっている。信号7sと2sの差信
号8sは(f)となり、正側のパルス幅は、本来パルス
幅として必要なte1+Tw/2に対して、te1−Tw
/2となる。このため低域フィルタ9通過後の直流成分
9sは、スライスレベルを補正すべき方向とは逆極性で
ある−極性の電圧−Ve2となる。以上の結果、差動増
幅器13の出力である13sの電位は、Ve1+Ve2と
なり、正規のスライスレベルVrから大幅にずれた値と
なる。
【0023】なお、このときの入力信号1sがスライス
レベル13sをクロスするタイミングと、同図(d’)
に示す同期クロック立ち下がりの位相は略一致する。こ
の状態は、スライスレベル設定の位相差制御ループ上安
定な状態であり、擬似ロック状態と言われる。
レベル13sをクロスするタイミングと、同図(d’)
に示す同期クロック立ち下がりの位相は略一致する。こ
の状態は、スライスレベル設定の位相差制御ループ上安
定な状態であり、擬似ロック状態と言われる。
【0024】以上のように、従来の2値化回路では、例
えば図6に示す入力信号1sに対して、本来は(1,1,1,
0,0,0,0,1,1,1,1,0,0,0)と2値化されるべきところ、
擬似ロックが発生することによって、(1,1,0,0,0,0,0,
1,1,1,0,0,0,0)と誤った2値化データを再生した場合
に、本来の正しいスライスレベルに復帰させることがで
きず、以降の再生データが全て誤ったデータとなるとい
う問題があった。
えば図6に示す入力信号1sに対して、本来は(1,1,1,
0,0,0,0,1,1,1,1,0,0,0)と2値化されるべきところ、
擬似ロックが発生することによって、(1,1,0,0,0,0,0,
1,1,1,0,0,0,0)と誤った2値化データを再生した場合
に、本来の正しいスライスレベルに復帰させることがで
きず、以降の再生データが全て誤ったデータとなるとい
う問題があった。
【0025】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑み、スライスレベル設定を位相差制御ループを用い
て行う2値化回路において、2値化スライスレベルが正
規の値から大幅にずれたところで安定状態となる、いわ
ゆる擬似ロックが発生したときに、速やかにこの擬似ロ
ック状態を解消し、2値化スライスレベルを正規の値に
戻すことにより、データ誤りの期間を最小限に押さえる
ことが可能な2値化回路を提供することを目的とする。
に鑑み、スライスレベル設定を位相差制御ループを用い
て行う2値化回路において、2値化スライスレベルが正
規の値から大幅にずれたところで安定状態となる、いわ
ゆる擬似ロックが発生したときに、速やかにこの擬似ロ
ック状態を解消し、2値化スライスレベルを正規の値に
戻すことにより、データ誤りの期間を最小限に押さえる
ことが可能な2値化回路を提供することを目的とする。
【0026】
【課題を解決するための手段】上記発明の目的を達成す
るために、本発明による2値化回路は、スライスレベル
設定を位相差制御ループを用いて行う2値化回路におい
て、2値化後のデータパターンを監視するパターン検出
回路と、位相差制御ループをオン/オフ制御するスイッ
チを設け、変調符号の変調規則外のパターンを検出した
時に、位相差制御ループをオフするようにする。
るために、本発明による2値化回路は、スライスレベル
設定を位相差制御ループを用いて行う2値化回路におい
て、2値化後のデータパターンを監視するパターン検出
回路と、位相差制御ループをオン/オフ制御するスイッ
チを設け、変調符号の変調規則外のパターンを検出した
時に、位相差制御ループをオフするようにする。
【0027】これにより、擬似ロック状態を解消し、正
規のスライスレベルに再引込みできるので、良好なデー
タ再生が可能となる。
規のスライスレベルに再引込みできるので、良好なデー
タ再生が可能となる。
【0028】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。
いて説明する。
【0029】図1は、本発明による2値化回路の一実施
例を示すブロック図である。同図において、21は入力
された信号のパルス幅を検出し、所定のパルス幅以外の
パルス幅を検出した場合に、所定幅のパルス信号を出力
する異常パターン検出回路、22はオン/オフスイッチ
である。それ以外のブロックは図2と同一であり、ここ
では説明を省略する。
例を示すブロック図である。同図において、21は入力
された信号のパルス幅を検出し、所定のパルス幅以外の
パルス幅を検出した場合に、所定幅のパルス信号を出力
する異常パターン検出回路、22はオン/オフスイッチ
である。それ以外のブロックは図2と同一であり、ここ
では説明を省略する。
【0030】異常パターン検出回路21は、位相同期ル
ープ16により再生されたクロック6sと、D−FF回
路7のQ端子出力7sを入力し、信号7sのパルス幅
(7sがVHの期間および0の期間の両方)をクロック
6sにてカウントすることにより計測する。該パルス幅
は、正常時すなわち前述の擬似ロックが発生していなけ
れば、記録媒体上の変調規則に則した幅のみが計測され
るが、擬似ロックが発生すると、変調規則外のパルス幅
が計測されることになる。
ープ16により再生されたクロック6sと、D−FF回
路7のQ端子出力7sを入力し、信号7sのパルス幅
(7sがVHの期間および0の期間の両方)をクロック
6sにてカウントすることにより計測する。該パルス幅
は、正常時すなわち前述の擬似ロックが発生していなけ
れば、記録媒体上の変調規則に則した幅のみが計測され
るが、擬似ロックが発生すると、変調規則外のパルス幅
が計測されることになる。
【0031】異常パターン検出回路21は、このような
変調規則外のパルス幅を計測したときに、所定のパルス
幅Tsのパルス信号21sを出力する。該信号21sは
オン/オフスイッチ22のオン/オフ制御を行う。オン
/オフスイッチ22は、例えば、一方がグランド電位、
他方が低域フィルタ9内の容量9bに接続され、スイッ
チがオンすると容量9bがディスチャージされ、信号9
sの電位は0Vとなる。
変調規則外のパルス幅を計測したときに、所定のパルス
幅Tsのパルス信号21sを出力する。該信号21sは
オン/オフスイッチ22のオン/オフ制御を行う。オン
/オフスイッチ22は、例えば、一方がグランド電位、
他方が低域フィルタ9内の容量9bに接続され、スイッ
チがオンすると容量9bがディスチャージされ、信号9
sの電位は0Vとなる。
【0032】図7は、図1の各部の動作波形である。
(a)は、入力信号1sに対してスライスレベル13s
が、期間Tfにおいて、最適な値VrよりもVe1だけ
高くなった場合を示してある。なお、このような最適値
からの大幅なずれは、例えば光ディスクの場合には、デ
ィスク上の傷により再生信号が一時的に欠落した直後等
に発生するものである。このとき図6と同様に、レベル
比較器2の2値化出力2sは(b)、立ち上がりエッジ
3sは(c)、クロック6sは(d)、D−FF回路7
のQ端子出力7sは(e)のようになる。
(a)は、入力信号1sに対してスライスレベル13s
が、期間Tfにおいて、最適な値VrよりもVe1だけ
高くなった場合を示してある。なお、このような最適値
からの大幅なずれは、例えば光ディスクの場合には、デ
ィスク上の傷により再生信号が一時的に欠落した直後等
に発生するものである。このとき図6と同様に、レベル
比較器2の2値化出力2sは(b)、立ち上がりエッジ
3sは(c)、クロック6sは(d)、D−FF回路7
のQ端子出力7sは(e)のようになる。
【0033】異常パターン検出回路21では、例えば信
号7sがVHの期間のクロック6sの立ち下がりエッジ
をカウントしており、時刻t=taにてカウント数2が
確定する。例えばここで、変調方式を8−16変調とし
た場合、信号7sに含まれるパルス幅としてとりうる値
は、3Tw〜11Tw、および14Twであるので、2
Twはありえないパルス幅となる。
号7sがVHの期間のクロック6sの立ち下がりエッジ
をカウントしており、時刻t=taにてカウント数2が
確定する。例えばここで、変調方式を8−16変調とし
た場合、信号7sに含まれるパルス幅としてとりうる値
は、3Tw〜11Tw、および14Twであるので、2
Twはありえないパルス幅となる。
【0034】このとき、異常パターン検出回路は(f)
に示すような異常検出パルスを出力する。この異常検出
パルスを受け、低域フィルタ9の出力9sは(g)に示
すように、時刻t=ta後に電位−Ve2から0へと変
化し、入力信号1sに対するスライスレベル13sも
(Ve1+Ve2)からVe1に変化する。
に示すような異常検出パルスを出力する。この異常検出
パルスを受け、低域フィルタ9の出力9sは(g)に示
すように、時刻t=ta後に電位−Ve2から0へと変
化し、入力信号1sに対するスライスレベル13sも
(Ve1+Ve2)からVe1に変化する。
【0035】異常パターン検出回路出力21sがVHの
期間Tsは、低域フィルタ出力9sの電位は0であるの
で、この間はスライスレベル13sは、分圧器12の出
力電位12sに等しくなり、期間Tsを十分長くとれ
ば、12sは入力信号1sの正と負の包絡線電位の略中
心値に整定する。そして期間Tnにおいては、図4と同
様の動作となり、スライスレベル13sは、正規の値V
rに一致する。
期間Tsは、低域フィルタ出力9sの電位は0であるの
で、この間はスライスレベル13sは、分圧器12の出
力電位12sに等しくなり、期間Tsを十分長くとれ
ば、12sは入力信号1sの正と負の包絡線電位の略中
心値に整定する。そして期間Tnにおいては、図4と同
様の動作となり、スライスレベル13sは、正規の値V
rに一致する。
【0036】なお、上記の説明では異常パターン検出回
路21の動作を、パルス幅2Twを検出したときに検出
パルスを出力するものとしたが、本発明における異常パ
ターン検出の方法はこれに限定されることなく、「入力
された信号が、変調規則が定める正常なパターンではな
い」ことを検出するように動作するものであれば良い。
路21の動作を、パルス幅2Twを検出したときに検出
パルスを出力するものとしたが、本発明における異常パ
ターン検出の方法はこれに限定されることなく、「入力
された信号が、変調規則が定める正常なパターンではな
い」ことを検出するように動作するものであれば良い。
【0037】一例として、(1)変調規則が定めるパル
ス幅以外のパルス幅を検出したとき、(2)変調規則が
定める同期パターンが所定期間内に検出されないとき、
(3)ディジタル和平均値(DSV)を所定期間内計測
し、これが変調規則により導出される最大のDSV変動
値よりも大きいことを検出したとき、(4)エラー検出
の処理において、所定値以上のエラー個数が所定期間に
わたって続いたことを検出したとき、等がある。
ス幅以外のパルス幅を検出したとき、(2)変調規則が
定める同期パターンが所定期間内に検出されないとき、
(3)ディジタル和平均値(DSV)を所定期間内計測
し、これが変調規則により導出される最大のDSV変動
値よりも大きいことを検出したとき、(4)エラー検出
の処理において、所定値以上のエラー個数が所定期間に
わたって続いたことを検出したとき、等がある。
【0038】これらの具体的な回路構成については、そ
れぞれ周知の技術であるので、ここでは省略する。な
お、パルス幅2Twの検出は、上記(1)のうち変調規則
内の最短パルス幅に着目したものである。一般的に変調
規則に基づく各パルス幅の出現確立は、最短パルス幅が
最も高いため、異常パターンをなるべく早期に検出する
のに、この2Tw検出は有効である。
れぞれ周知の技術であるので、ここでは省略する。な
お、パルス幅2Twの検出は、上記(1)のうち変調規則
内の最短パルス幅に着目したものである。一般的に変調
規則に基づく各パルス幅の出現確立は、最短パルス幅が
最も高いため、異常パターンをなるべく早期に検出する
のに、この2Tw検出は有効である。
【0039】また、この異常パターン検出において、誤
検出を防止するために、(1)では、所定期間内に、所
定の回数以上の検出がなされたときとすること、(2)
および(3)では、所定期間を少なくとも同期間隔の2
倍とすること、は有効な手段である。さらに、(1)〜
(4)を組み合わせて、複数の検出がなされたときに異
常パターン検出を行うようにしても良い。
検出を防止するために、(1)では、所定期間内に、所
定の回数以上の検出がなされたときとすること、(2)
および(3)では、所定期間を少なくとも同期間隔の2
倍とすること、は有効な手段である。さらに、(1)〜
(4)を組み合わせて、複数の検出がなされたときに異
常パターン検出を行うようにしても良い。
【0040】図8は、本発明による2値化回路の第2の
実施例を示すブロック図である。同図において、図1と
異なる点は正の包絡線検出回路10、負の包絡線検出回
路11、分圧器12の代わりに低域フィルタ23を用い
ていること、低域フィルタ23の後段にサンプル/ホー
ルド回路を追加していること、の2点である。その他の
ブロックの機能および動作は、図1と同一であるのでこ
こでは説明を省略し、異なる動作のみを説明する。
実施例を示すブロック図である。同図において、図1と
異なる点は正の包絡線検出回路10、負の包絡線検出回
路11、分圧器12の代わりに低域フィルタ23を用い
ていること、低域フィルタ23の後段にサンプル/ホー
ルド回路を追加していること、の2点である。その他の
ブロックの機能および動作は、図1と同一であるのでこ
こでは説明を省略し、異なる動作のみを説明する。
【0041】低域フィルタ23は、レベル比較器2によ
り2値化された信号2sを入力し、略直流の平均電圧2
3sを出力する。この出力信号は、サンプル/ホールド
回路24を介して差動増幅器13の+端子に入力され
る。サンプル/ホールド回路24は、コントロール信号
として異常パターン検出回路21の検出信号21sを入
力しており、例えば21s電位がVH(V)のときには
サンプルモード、同0(V)のときにはホールドモード
とするようにする。
り2値化された信号2sを入力し、略直流の平均電圧2
3sを出力する。この出力信号は、サンプル/ホールド
回路24を介して差動増幅器13の+端子に入力され
る。サンプル/ホールド回路24は、コントロール信号
として異常パターン検出回路21の検出信号21sを入
力しており、例えば21s電位がVH(V)のときには
サンプルモード、同0(V)のときにはホールドモード
とするようにする。
【0042】これにより、位相差制御ループをオンして
いるとき、すなわちオン/オフスイッチ22がオフのと
きは、差動増幅器13の+端子入力電圧は一定値とな
る。また、位相差制御ループをオフしているとき、すな
わちオン/オフスイッチ22がオンのときは、差動増幅
器13の+端子には、低域フィルタ23の出力である2
値化信号の平均電圧が入力される。この結果、入力信号
1sの短期間の欠落やDSVの変動に対しての追従性を
向上させることが可能となる。
いるとき、すなわちオン/オフスイッチ22がオフのと
きは、差動増幅器13の+端子入力電圧は一定値とな
る。また、位相差制御ループをオフしているとき、すな
わちオン/オフスイッチ22がオンのときは、差動増幅
器13の+端子には、低域フィルタ23の出力である2
値化信号の平均電圧が入力される。この結果、入力信号
1sの短期間の欠落やDSVの変動に対しての追従性を
向上させることが可能となる。
【0043】なお、サンプル/ホールド回路24を用い
た動作は、必要不可欠なものではなく、例えば低域フィ
ルタ23のカットオフ周波数を、十分低く設定しておけ
ば省略が可能である。
た動作は、必要不可欠なものではなく、例えば低域フィ
ルタ23のカットオフ周波数を、十分低く設定しておけ
ば省略が可能である。
【0044】
【発明の効果】以上述べたように、本発明による2値化
回路は、スライスレベル設定を位相差制御ループを用い
て行う2値化回路において、いわゆる擬似ロックが発生
したときに、2値化後のデータパターンに本来の変調規
則から外れた異常なパターンが生じていることを検出し
て、一旦位相差制御ループをオフするので、擬似ロック
状態を解消することができ、データ誤りの期間を最小限
に押さえることが可能となる。
回路は、スライスレベル設定を位相差制御ループを用い
て行う2値化回路において、いわゆる擬似ロックが発生
したときに、2値化後のデータパターンに本来の変調規
則から外れた異常なパターンが生じていることを検出し
て、一旦位相差制御ループをオフするので、擬似ロック
状態を解消することができ、データ誤りの期間を最小限
に押さえることが可能となる。
【0045】また、その後位相差制御ループをオンする
ことにより、2値化スライスレベルを正規の値に戻すこ
とができ、この結果、良好なデータ再生が可能となる。
ことにより、2値化スライスレベルを正規の値に戻すこ
とができ、この結果、良好なデータ再生が可能となる。
【図1】本発明による2値化回路の一実施例を示す回路
ブロック図である。
ブロック図である。
【図2】従来の2値化回路を示す回路ブロック図であ
る。
る。
【図3】図2の一部の具体的回路図である。
【図4】図2の正常動作時における各部の信号波形図で
ある。
ある。
【図5】図2の正常動作時における各部の信号波形図で
ある。
ある。
【図6】図2の異常動作時における各部の信号波形図で
ある。
ある。
【図7】本発明による2値化回路の第2の各部の信号波
形図である。
形図である。
【図8】本発明による2値化回路の第2の実施例を示す
回路ブロック図である。
回路ブロック図である。
4…位相比較器、6…VCO、10…正の包絡線検出回
路、11…負の包絡線検出回路、21…異常パターン検
出回路。
路、11…負の包絡線検出回路、21…異常パターン検
出回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 広瀬 幸一 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マルチメディアシステム開 発本部内 (72)発明者 川嶋 徹 神奈川県横浜市戸塚区吉田町292番地株式 会社日立画像情報システム内
Claims (11)
- 【請求項1】所定の変調規則により変調された信号を所
定の伝送系を経由して入力し、 該入力信号を所定の電位をスライスレベルとして2値化
し、 該2値化された信号が、前記所定の変調規則に合致して
いるか否かを監視し、 前記所定の変調規則に合致している場合には前記スライ
スレベルが適正値であり、前記所定の変調規則から外れ
ている場合には前記スライスレベルが適正値ではないと
判定することを特徴とするスライスレベル評価方法。 - 【請求項2】所定の変調規則により変調された信号を所
定の伝送系を経由して入力し、 該入力信号を所定の電位をスライスレベルとして2値化
し、 該2値化された信号が、前記所定の変調規則に合致して
いるか否かを監視し、 前記所定の変調規則に合致している場合には前記スライ
スレベルが適正値であり、前記所定の変調規則から外れ
ている場合には前記スライスレベルが適正値ではないと
判定し、 該判定結果に基づいて前記スライスレベルを変化させる
ことを特徴とする2値化方法。 - 【請求項3】所定の変調規則により変調された信号が、
所定の伝送系を経由して入力し、該入力信号を所定の電
位をスライスレベルとして2値化し、該2値化された信
号に同期したクロックを再生し、前記2値化された信号
と前記クロックとの位相差に比例した略直流電圧を前記
所定の電位から減じてスライスレベルを負帰還制御する
2値化方法であって、 2値化された信号が、前記所定の変調規則から外れたこ
とを検出した場合には、前記負帰還制御をオフすること
を特徴とする2値化方法。 - 【請求項4】前記所定の伝送系が、記録媒体あるいは通
信媒体であることを特徴とする請求項1記載のスライス
レベル評価方法。 - 【請求項5】前記所定の伝送系が、記録媒体あるいは通
信媒体であることを特徴とする請求項2又は3記載の2
値化方法。 - 【請求項6】前記2値化された信号のデータ反転間隔
が、前記変調規則が定めるデータ反転間隔以外の間隔で
あることを検出した場合に、前記2値化信号は、前記変
調規則に合致していないと判定することを特徴とする請
求項1又は4記載のスライスレベル評価方法。 - 【請求項7】前記2値化された信号のデータ反転間隔
が、前記変調規則が定めるデータ反転間隔以外の間隔で
あることを検出した場合に、前記2値化信号は、前記変
調規則に合致していないと判定することを特徴とする請
求項2、3又は5記載の2値化方法。 - 【請求項8】請求項1、4又は6記載のスライスレベル
評価方法を用いたことを特徴とする2値化回路。 - 【請求項9】請求項2、3、5又は7記載の2値化方法
を用いたことを特徴とする2値化回路。 - 【請求項10】請求項8又は9記載の2値化回路を具備
したことを特徴とする情報再生装置。 - 【請求項11】請求項8又は9記載の2値化回路を具備
したことを特徴とする通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16230397A JPH118656A (ja) | 1997-06-19 | 1997-06-19 | スライスレベル評価方法、2値化方法、それを用いた回路及びそれを用いた装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16230397A JPH118656A (ja) | 1997-06-19 | 1997-06-19 | スライスレベル評価方法、2値化方法、それを用いた回路及びそれを用いた装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH118656A true JPH118656A (ja) | 1999-01-12 |
Family
ID=15751947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16230397A Pending JPH118656A (ja) | 1997-06-19 | 1997-06-19 | スライスレベル評価方法、2値化方法、それを用いた回路及びそれを用いた装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH118656A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1154428A2 (en) * | 2000-04-28 | 2001-11-14 | Plasmon LMS, Inc. | Enhanced adaptive and selective isi cancellation for a read channel in storage technologies |
US6847601B2 (en) | 2000-08-04 | 2005-01-25 | International Business Machines Corporation | Data recovery apparatus and method |
KR100476617B1 (ko) * | 2000-09-19 | 2005-03-17 | 가부시끼가이샤 도시바 | 리드 채널 회로 및 그 에러 정정 방법 |
EP2061031A3 (en) * | 2007-11-15 | 2012-10-10 | Hitachi Ltd. | Offset compensator and optical disc drive using the same |
-
1997
- 1997-06-19 JP JP16230397A patent/JPH118656A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1154428A2 (en) * | 2000-04-28 | 2001-11-14 | Plasmon LMS, Inc. | Enhanced adaptive and selective isi cancellation for a read channel in storage technologies |
EP1154428A3 (en) * | 2000-04-28 | 2003-11-26 | Plasmon LMS, Inc. | Enhanced adaptive and selective isi cancellation for a read channel in storage technologies |
US6847601B2 (en) | 2000-08-04 | 2005-01-25 | International Business Machines Corporation | Data recovery apparatus and method |
KR100476617B1 (ko) * | 2000-09-19 | 2005-03-17 | 가부시끼가이샤 도시바 | 리드 채널 회로 및 그 에러 정정 방법 |
EP2061031A3 (en) * | 2007-11-15 | 2012-10-10 | Hitachi Ltd. | Offset compensator and optical disc drive using the same |
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