JPH0553139A - 薄膜トランジスタ素子アレイ - Google Patents
薄膜トランジスタ素子アレイInfo
- Publication number
- JPH0553139A JPH0553139A JP21253291A JP21253291A JPH0553139A JP H0553139 A JPH0553139 A JP H0553139A JP 21253291 A JP21253291 A JP 21253291A JP 21253291 A JP21253291 A JP 21253291A JP H0553139 A JPH0553139 A JP H0553139A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- transparent insulating
- gate wiring
- element array
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】液晶フラットディスプレイの駆動デバイスとし
て使われる薄膜トランジスタ素子アレイにおいて、シリ
サイド蓄積容量電極をゲート配線上に自己整合的に形成
することにより目合わせの精度を緩和する。 【構成】ゲート配線１０をマスクとした背面露光により
非晶質シリコン膜上に形成されたシリサイドをパターン
ニングし、ゲート配線と自己整合的に蓄積容量電極１７
を形成する。そのため隣接する画素電極１８との短絡を
防ぐための目合わせも厳しくなく、またゲート配線幅を
そのまま蓄積容量電極として用いることができるため容
量としての面積を確保することが可能である。
て使われる薄膜トランジスタ素子アレイにおいて、シリ
サイド蓄積容量電極をゲート配線上に自己整合的に形成
することにより目合わせの精度を緩和する。 【構成】ゲート配線１０をマスクとした背面露光により
非晶質シリコン膜上に形成されたシリサイドをパターン
ニングし、ゲート配線と自己整合的に蓄積容量電極１７
を形成する。そのため隣接する画素電極１８との短絡を
防ぐための目合わせも厳しくなく、またゲート配線幅を
そのまま蓄積容量電極として用いることができるため容
量としての面積を確保することが可能である。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶ディスプレイに使用する薄膜トランジスタ素子アレ
イに関する。
液晶ディスプレイに使用する薄膜トランジスタ素子アレ
イに関する。
【０００２】
【従来の技術】近年、液晶フラットディスプレイの駆動
デバイスとして使われる薄膜トランジスタ素子アレイの
研究開発が盛んに行われている。薄膜トランジスタを各
画素のスイッチング素子として用いたアクティブマトリ
ックス型液晶ディスプレイにおいて、高画質化するため
には液晶と並列に蓄積容量を付加して、自己放電や誘電
異方性の影響を抑制することが重要である。蓄積容量
は、独立した蓄積容量電極を設ける方式と、隣接するゲ
ート線と画素電極とをオーバーラップさせることにより
蓄積容量を形成するゲートストレージ方式とがある。ゲ
ートストレージ方式は、開口率が大きくとれる長所があ
る。図３に従来例ゲートストレージ方式の薄膜トランジ
スタ素子アレイの１素子分の平面図を示す。
デバイスとして使われる薄膜トランジスタ素子アレイの
研究開発が盛んに行われている。薄膜トランジスタを各
画素のスイッチング素子として用いたアクティブマトリ
ックス型液晶ディスプレイにおいて、高画質化するため
には液晶と並列に蓄積容量を付加して、自己放電や誘電
異方性の影響を抑制することが重要である。蓄積容量
は、独立した蓄積容量電極を設ける方式と、隣接するゲ
ート線と画素電極とをオーバーラップさせることにより
蓄積容量を形成するゲートストレージ方式とがある。ゲ
ートストレージ方式は、開口率が大きくとれる長所があ
る。図３に従来例ゲートストレージ方式の薄膜トランジ
スタ素子アレイの１素子分の平面図を示す。
【０００３】まず絶縁性基板上にゲート金属を形成し、
所望の形状にパターンニングしてゲート配線１０を成形
する。この上に第１の透明絶縁膜１１、非晶質シリコ
ン、第２の透明絶縁膜を順次形成し第２の透明絶縁膜１
３を所望の形状にパターンニングする。パターンニング
された第２の透明絶縁膜１３のマスクとして非晶質半導
体部分に不純物を打ち込みソース・ドレイン領域を形成
しさらにソース・ドレイン用金属を形成し所望の形状に
パターンニングしソース・ドレイン電極１５を成形す
る。続いてトランジスタ部に非晶質シリコンが残るよう
に島状にパターンニングし、トランジスタを成形する。
次に画素電極用材料を形成し所望の形状にパターンニン
グし画素電極１８を成形する。その際ゲート配線上にも
画素電極をオーバーラップさせ、このオーバーラップし
た部分を蓄積容量電極１７とすることによりゲート配線
上に蓄積容量を作り込む。以上の工程をふまえて薄膜ト
ランジスタ、画素電極、蓄積容量を備えた素子アレイが
完成する。
所望の形状にパターンニングしてゲート配線１０を成形
する。この上に第１の透明絶縁膜１１、非晶質シリコ
ン、第２の透明絶縁膜を順次形成し第２の透明絶縁膜１
３を所望の形状にパターンニングする。パターンニング
された第２の透明絶縁膜１３のマスクとして非晶質半導
体部分に不純物を打ち込みソース・ドレイン領域を形成
しさらにソース・ドレイン用金属を形成し所望の形状に
パターンニングしソース・ドレイン電極１５を成形す
る。続いてトランジスタ部に非晶質シリコンが残るよう
に島状にパターンニングし、トランジスタを成形する。
次に画素電極用材料を形成し所望の形状にパターンニン
グし画素電極１８を成形する。その際ゲート配線上にも
画素電極をオーバーラップさせ、このオーバーラップし
た部分を蓄積容量電極１７とすることによりゲート配線
上に蓄積容量を作り込む。以上の工程をふまえて薄膜ト
ランジスタ、画素電極、蓄積容量を備えた素子アレイが
完成する。
【０００４】
【発明が解決しようとする課題】しかしながら上述の薄
膜トランジスタ素子アレイにおいてはゲート配線上に画
素電極用材料を残し蓄積容量電極１７を作り込むため、
これが隣接する素子の画素電極との短絡を来す可能性が
あり生産的に問題がある。
膜トランジスタ素子アレイにおいてはゲート配線上に画
素電極用材料を残し蓄積容量電極１７を作り込むため、
これが隣接する素子の画素電極との短絡を来す可能性が
あり生産的に問題がある。
【０００５】本発明の目的は上述した素子アレイにおい
え自己整合的に蓄積容量電極を形成する事により目合わ
せの精度を緩和しより安定に製造を行える薄膜トランジ
スタ素子アレイの構造及びその製造方法を提供すること
にある。
え自己整合的に蓄積容量電極を形成する事により目合わ
せの精度を緩和しより安定に製造を行える薄膜トランジ
スタ素子アレイの構造及びその製造方法を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明は絶縁性基板の上
に形成されたゲート配線と、該ゲート配線を覆うように
形成された第１の透明絶縁膜と、該第１の透明絶縁膜上
に形成された島状の非晶質シリコン膜と、該島状非晶質
シリコン膜上にパターンニングされた第２の透明絶縁膜
と、該第２の透明絶縁膜をマスクとして該第２の透明絶
縁膜下を除いた非晶質シリコン層の全領域あるいは該第
２の透明絶縁膜下を除いた該絶縁性基板と反対側の非晶
質シリコン表面部分に不純物が打ち込まれたソース・ド
レイン領域と、該ソース・ドレイン領域の表面にシリサ
イドを有する薄膜トランジスタ及び該第１の透明絶縁膜
上に形成された画素電極及びゲート配線・該第１の透明
絶縁膜・該第１の透明絶縁膜上の電極で形成された蓄積
容量からなる薄膜トランジスタ素子アレイにおいて、該
第１の透明絶縁膜上の蓄積容量電極に、ゲート配線上に
自己整合的に形成された非晶質シリコン膜上のシリサイ
ドを用いることを特徴とする薄膜トランジスタ素子アレ
イの構造である。
に形成されたゲート配線と、該ゲート配線を覆うように
形成された第１の透明絶縁膜と、該第１の透明絶縁膜上
に形成された島状の非晶質シリコン膜と、該島状非晶質
シリコン膜上にパターンニングされた第２の透明絶縁膜
と、該第２の透明絶縁膜をマスクとして該第２の透明絶
縁膜下を除いた非晶質シリコン層の全領域あるいは該第
２の透明絶縁膜下を除いた該絶縁性基板と反対側の非晶
質シリコン表面部分に不純物が打ち込まれたソース・ド
レイン領域と、該ソース・ドレイン領域の表面にシリサ
イドを有する薄膜トランジスタ及び該第１の透明絶縁膜
上に形成された画素電極及びゲート配線・該第１の透明
絶縁膜・該第１の透明絶縁膜上の電極で形成された蓄積
容量からなる薄膜トランジスタ素子アレイにおいて、該
第１の透明絶縁膜上の蓄積容量電極に、ゲート配線上に
自己整合的に形成された非晶質シリコン膜上のシリサイ
ドを用いることを特徴とする薄膜トランジスタ素子アレ
イの構造である。
【０００７】
【作用】従来のゲートストレージ方式の蓄積容量は、図
３に示すように、蓄積容量電極１７を形成するためにゲ
ート配線パターンの一部を太らせる等の措置が取られて
いた。しかしこれは画素の開口率の低下とゲート配線１
０の容量の増加という問題点がる。ゲート配線容量が増
えるとゲート駆動時の付加が増えゲート線遅延が増大す
る。それに対し本発明は、図１に示すように、蓄積容量
電極はゲート配線とほぼ同じ線幅で形成されたシリサイ
ドによりゲート電極配線と自己整合的に形成されてい
る。このためゲート配線幅をそのまま蓄積容量電極の幅
として用いることができるため従来のようにゲート配線
パターンの一部を太らせることなく容量電極としての面
積を確保することができる。従って、開口率の低下も生
じずまたゲート線遅延の増大もない。
３に示すように、蓄積容量電極１７を形成するためにゲ
ート配線パターンの一部を太らせる等の措置が取られて
いた。しかしこれは画素の開口率の低下とゲート配線１
０の容量の増加という問題点がる。ゲート配線容量が増
えるとゲート駆動時の付加が増えゲート線遅延が増大す
る。それに対し本発明は、図１に示すように、蓄積容量
電極はゲート配線とほぼ同じ線幅で形成されたシリサイ
ドによりゲート電極配線と自己整合的に形成されてい
る。このためゲート配線幅をそのまま蓄積容量電極の幅
として用いることができるため従来のようにゲート配線
パターンの一部を太らせることなく容量電極としての面
積を確保することができる。従って、開口率の低下も生
じずまたゲート線遅延の増大もない。
【０００８】また図２（ａ）〜（ｅ）に示すように、蓄
積容量用シリサイド電極を形成する際にフォトレジスト
を塗布後、ゲート配線をマスクとして絶縁性基板側から
紫外光を照射する。このときゲート配線上のフォトレジ
ストは感光しない。さらに膜形成面側から紫外光をあて
ゲート配線上の不要な部分のフォトレジストを感光させ
る。そしてこれを現像すると、図２（ｃ）に示すように
ゲート配線上の一部にのみフォトレジストが残る。この
フォトレジストをマスクとして不要な部分のシリサイ
ド、非晶質シリコンを除去すればゲート配線と自己整合
的に蓄積容量用シリサイド電極が形成される。従って隣
接する画素電極との短絡を防ぐための目合わせの精度も
厳しくなく安定にデバイスの形成が可能になる。
積容量用シリサイド電極を形成する際にフォトレジスト
を塗布後、ゲート配線をマスクとして絶縁性基板側から
紫外光を照射する。このときゲート配線上のフォトレジ
ストは感光しない。さらに膜形成面側から紫外光をあて
ゲート配線上の不要な部分のフォトレジストを感光させ
る。そしてこれを現像すると、図２（ｃ）に示すように
ゲート配線上の一部にのみフォトレジストが残る。この
フォトレジストをマスクとして不要な部分のシリサイ
ド、非晶質シリコンを除去すればゲート配線と自己整合
的に蓄積容量用シリサイド電極が形成される。従って隣
接する画素電極との短絡を防ぐための目合わせの精度も
厳しくなく安定にデバイスの形成が可能になる。
【０００９】
【実施例】次に本発明の実施例について図面を参照にし
て説明する。図１は本発明に係る薄膜トランジスタ素子
アレイの１素子分を示す平面図、図２は本発明に係る薄
膜トランジスタ素子アレイの製造方法を工程順に示した
１素子分の平面図である。図１及び図２をもちいて本発
明の実施例を説明する。
て説明する。図１は本発明に係る薄膜トランジスタ素子
アレイの１素子分を示す平面図、図２は本発明に係る薄
膜トランジスタ素子アレイの製造方法を工程順に示した
１素子分の平面図である。図１及び図２をもちいて本発
明の実施例を説明する。
【００１０】まず絶縁性基板としてのガラス基板上にゲ
ート金属としてクロミウムを１００ｎｍスパッタリング
法により成膜し、パターンニングしてゲート配線１０を
成形する。次にゲート絶縁膜１１としてＳｉＮX を４０
０ｎｍ、非晶質シリコン膜１２を１００ｎｍ、第２の絶
縁膜１３ＳｉＮX を１００ｎｍプラズマＣＶＤ法により
形成した後、第２の絶縁膜ＳｉＮX をゲート電極上の一
部のみにパターンニングする（図２（ａ））。
ート金属としてクロミウムを１００ｎｍスパッタリング
法により成膜し、パターンニングしてゲート配線１０を
成形する。次にゲート絶縁膜１１としてＳｉＮX を４０
０ｎｍ、非晶質シリコン膜１２を１００ｎｍ、第２の絶
縁膜１３ＳｉＮX を１００ｎｍプラズマＣＶＤ法により
形成した後、第２の絶縁膜ＳｉＮX をゲート電極上の一
部のみにパターンニングする（図２（ａ））。
【００１１】つづいてパターンニングされた第２の絶縁
膜１３をマスクとして不純物原子として燐を非晶質シリ
コン膜中に導入した。さらにソース・ドレイン電極用金
属としてクロミウムを７０ｎｍスパッタリング法により
成膜する。このときソース・ドレイン領域の非晶質シリ
コントクロミウムの間にはシリサイド層１４が形成され
るが、より確実にシリサイド層を形成するためにはクロ
ミウム成膜前に軽い弗酸処理あるいは１５０℃２０分間
アニール処理をすると良い。その後ソース・ドレイン電
極及びトランジスタの島状部の形状１５にクロミウムを
残すようにパターンニングする。ここで不純物を導入す
る工程と、ソース・ドレイン電極用金属を成膜しパター
ンニングする工程とは順序が逆であっても可能である
（図２（ｂ））。さらにフォトレジストを被覆した後ガ
ラス基板側から紫外光を照射してゲート配線をマスクと
してフォトレジストを感光させる。そして今度は膜形成
面側から紫外光を照射して蓄積容量電極の形状にフォト
レジスト１６をパターンニングし（図２（ｃ））シリサ
イドを蓄積容量電極１７の形状にパターンニングする
（図２（ｄ））。
膜１３をマスクとして不純物原子として燐を非晶質シリ
コン膜中に導入した。さらにソース・ドレイン電極用金
属としてクロミウムを７０ｎｍスパッタリング法により
成膜する。このときソース・ドレイン領域の非晶質シリ
コントクロミウムの間にはシリサイド層１４が形成され
るが、より確実にシリサイド層を形成するためにはクロ
ミウム成膜前に軽い弗酸処理あるいは１５０℃２０分間
アニール処理をすると良い。その後ソース・ドレイン電
極及びトランジスタの島状部の形状１５にクロミウムを
残すようにパターンニングする。ここで不純物を導入す
る工程と、ソース・ドレイン電極用金属を成膜しパター
ンニングする工程とは順序が逆であっても可能である
（図２（ｂ））。さらにフォトレジストを被覆した後ガ
ラス基板側から紫外光を照射してゲート配線をマスクと
してフォトレジストを感光させる。そして今度は膜形成
面側から紫外光を照射して蓄積容量電極の形状にフォト
レジスト１６をパターンニングし（図２（ｃ））シリサ
イドを蓄積容量電極１７の形状にパターンニングする
（図２（ｄ））。
【００１２】ソース・ドレイン電極をパターンニングす
ることにより不要なソース・ドレイン電極用金属を除去
し画素電極１８としてＩＴＯを形成しシリサイド蓄積容
量電極と重なるようにパターンニングすることにより薄
膜トランジスタ素子アレイが完成する（図２（ｅ））。
ることにより不要なソース・ドレイン電極用金属を除去
し画素電極１８としてＩＴＯを形成しシリサイド蓄積容
量電極と重なるようにパターンニングすることにより薄
膜トランジスタ素子アレイが完成する（図２（ｅ））。
【００１３】本薄膜トランジスタ素子アレイの製造にお
いては第１、第２の絶縁膜としてＳｉＮX を使用した
が、ＳｉＯX 、ＴａＯX等の透明絶縁膜であれば組み合
わせて使用可能である。また形成法においてもスパッタ
法、光ＣＶＤ法等使用可能である。
いては第１、第２の絶縁膜としてＳｉＮX を使用した
が、ＳｉＯX 、ＴａＯX等の透明絶縁膜であれば組み合
わせて使用可能である。また形成法においてもスパッタ
法、光ＣＶＤ法等使用可能である。
【００１４】またソース・ドレイン電極用金属としては
クロミウムの他、ニッケル、モリブデン、バラジウム等
でもよく、クロミウム−アルミニウム、クロミウム−ニ
ッケル、ニッケル−金等の積層構造、または合金でも可
能である。
クロミウムの他、ニッケル、モリブデン、バラジウム等
でもよく、クロミウム−アルミニウム、クロミウム−ニ
ッケル、ニッケル−金等の積層構造、または合金でも可
能である。
【００１５】
【発明の効果】以上説明したように、本発明の製造方法
においては蓄積容量用シリサイド電極をゲート配線をマ
スクとして背面露光を行いゲート配線と自己整合的に形
成するので隣接する画素電極との短絡を防ぐための目合
わせの精度も厳しくなく従来と比べて歩留まりよく薄膜
トランジスタ素子アレイを形成することが可能となる。
においては蓄積容量用シリサイド電極をゲート配線をマ
スクとして背面露光を行いゲート配線と自己整合的に形
成するので隣接する画素電極との短絡を防ぐための目合
わせの精度も厳しくなく従来と比べて歩留まりよく薄膜
トランジスタ素子アレイを形成することが可能となる。
【図１】本発明の構造を示した平面図である。
【図２】本発明の構造を実現するための製造方法を工程
順に示した平面図である。
順に示した平面図である。
【図３】従来構造を示した平面図である。
１０ ゲート配線 １１ 第１の絶縁膜 １２ 非晶質シリコン膜 １３ 第２の絶縁膜 １４ シリサイド層 １５ ソース・ドレイン電極及びトランジスタ島状部
の形状 １６ フォトレジスト １７ 蓄積容量電極 １８ 画素電極
の形状 １６ フォトレジスト １７ 蓄積容量電極 １８ 画素電極
Claims (1)
- 【請求項１】 絶縁性基板の上に形成されたゲート配線
と、該ゲート配線を覆うように形成された第１の透明絶
縁膜と、該第１の透明絶縁膜上に形成された島状の非晶
質シリコン膜と、該島状非晶質シリコン膜上にパターン
ニングされた第２の透明絶縁膜と、該第２の透明絶縁膜
をマスクとして該第２の透明絶縁膜下を除いた非晶質半
導体層の全領域あるいは該第２の透明絶縁膜下を除いた
該絶縁性基板と反対側の非晶質シリコン表面部分に不純
物が打ち込まれたソース・ドレイン領域と、該ソース・
ドレイン領域の表面にシリサイドを有する薄膜トランジ
スタと該第１の透明絶縁膜上に形成された画素電極とゲ
ート配線・該第１の透明絶縁膜・該第１の透明絶縁膜上
の電極で形成された蓄積容量からなる薄膜トランジスタ
素子アレイにおいて、該第１の透明絶縁膜上の蓄積容量
電極に、ゲート配線上に自己整合的に形成された非晶質
シリコン膜上のシリサイドを用いることを特徴とする薄
膜トランジスタ素子アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21253291A JPH0553139A (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタ素子アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21253291A JPH0553139A (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタ素子アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553139A true JPH0553139A (ja) | 1993-03-05 |
Family
ID=16624237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21253291A Pending JPH0553139A (ja) | 1991-08-26 | 1991-08-26 | 薄膜トランジスタ素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553139A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734177A (en) * | 1995-10-31 | 1998-03-31 | Sharp Kabushiki Kaisha | Semiconductor device, active-matrix substrate and method for fabricating the same |
| US6364354B1 (en) | 1998-09-28 | 2002-04-02 | Daicel Chemical Industries, Ltd. | Air bag gas generator and air bag apparatus |
| KR100590742B1 (ko) * | 1998-05-11 | 2007-04-25 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
-
1991
- 1991-08-26 JP JP21253291A patent/JPH0553139A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734177A (en) * | 1995-10-31 | 1998-03-31 | Sharp Kabushiki Kaisha | Semiconductor device, active-matrix substrate and method for fabricating the same |
| KR100590742B1 (ko) * | 1998-05-11 | 2007-04-25 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 |
| US6364354B1 (en) | 1998-09-28 | 2002-04-02 | Daicel Chemical Industries, Ltd. | Air bag gas generator and air bag apparatus |
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