JPH0580650B2 - - Google Patents
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- JPH0580650B2 JPH0580650B2 JP60027394A JP2739485A JPH0580650B2 JP H0580650 B2 JPH0580650 B2 JP H0580650B2 JP 60027394 A JP60027394 A JP 60027394A JP 2739485 A JP2739485 A JP 2739485A JP H0580650 B2 JPH0580650 B2 JP H0580650B2
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- tft
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、アクテイブ・マトリツクス型液晶表
示装置等に利用することのできる薄膜トランジス
タ（TFT）の製造方法に関するものである。
示装置等に利用することのできる薄膜トランジス
タ（TFT）の製造方法に関するものである。
＜発明の概要＞
本発明は、TFTの製作プロセスにおいてマス
クアライメント操作を簡素化して歩留りを向上さ
せるために、TFTの製造工程に独特の技術的手
段を駆使したものであり、簡素化したパターンエ
ツチング技術とリフトオフ法及びゲート電極部材
の陽極酸化法をTFTのパターン化プロセスに組
み込むことにより少ないマスクアライメント操作
でゲート電極の絶縁性を容易に保つことができる
TFTを製作することのできる製造技術を提供す
ることを目的とする。
クアライメント操作を簡素化して歩留りを向上さ
せるために、TFTの製造工程に独特の技術的手
段を駆使したものであり、簡素化したパターンエ
ツチング技術とリフトオフ法及びゲート電極部材
の陽極酸化法をTFTのパターン化プロセスに組
み込むことにより少ないマスクアライメント操作
でゲート電極の絶縁性を容易に保つことができる
TFTを製作することのできる製造技術を提供す
ることを目的とする。
＜従来の技術＞
TFTを表示セル基板にマトリツクス状に配列
したアクテイブ・マトリツクス型液晶表示装置は
高品位の大容量表示を可能とした表示装置であ
り、テレビジヨン等への応用が活発に行なわれて
いる。
したアクテイブ・マトリツクス型液晶表示装置は
高品位の大容量表示を可能とした表示装置であ
り、テレビジヨン等への応用が活発に行なわれて
いる。
以下、従来の液晶テレビに用いられるTFTア
レイ基板の製造方法について第７図Ａ，Ｂを参照
しながら説明する。第７図Ａ，Ｂはマスク３層を
用いて製作するTFTアレイの１絵素分の模式平
面図及びＸ−X′断面図である。透明絶縁性基板
７０上に、金属膜を堆積してホトエツチング法に
てパターン化を行い、Al等から成るゲート電極
バー７１を形成する。次に酸化膜又は窒化膜から
成るゲート絶縁膜７２、Si，CdS等から成る半導
体膜７３と連続して積層する。その後、半導体膜
７３をエツチングにてパターン化し、この上に透
明導電膜を堆積する。この透明導電膜をエツチン
グしてソース電極バー７６及びドレイン電極兼表
示電極７７をパターン形成する。以上により１絵
素分のTFTが作製される。
レイ基板の製造方法について第７図Ａ，Ｂを参照
しながら説明する。第７図Ａ，Ｂはマスク３層を
用いて製作するTFTアレイの１絵素分の模式平
面図及びＸ−X′断面図である。透明絶縁性基板
７０上に、金属膜を堆積してホトエツチング法に
てパターン化を行い、Al等から成るゲート電極
バー７１を形成する。次に酸化膜又は窒化膜から
成るゲート絶縁膜７２、Si，CdS等から成る半導
体膜７３と連続して積層する。その後、半導体膜
７３をエツチングにてパターン化し、この上に透
明導電膜を堆積する。この透明導電膜をエツチン
グしてソース電極バー７６及びドレイン電極兼表
示電極７７をパターン形成する。以上により１絵
素分のTFTが作製される。
＜発明が解決しようとする問題点＞
このように従来のTFTアレイ基板では少なく
ともエツチング時のマスクを３層使用するのでマ
スクアライメント操作が最低２度必要である。こ
のため製作工程が煩雑となり、製造コストの増大
や歩留りの低下等の問題を招来する。
ともエツチング時のマスクを３層使用するのでマ
スクアライメント操作が最低２度必要である。こ
のため製作工程が煩雑となり、製造コストの増大
や歩留りの低下等の問題を招来する。
＜問題点を解決するための手段＞
本発明は上述の問題点に鑑み、TFTを構成す
る各層した後パターン化する際にマスクを２回使
用するのみとし、各マスクの使用の間にゲート電
極用金属層の陽極酸化法を介設してマスクアライ
メント操作を１回とすることにより製作工程を簡
素化し生産性の向上を達成したことを特徴として
いる。
る各層した後パターン化する際にマスクを２回使
用するのみとし、各マスクの使用の間にゲート電
極用金属層の陽極酸化法を介設してマスクアライ
メント操作を１回とすることにより製作工程を簡
素化し生産性の向上を達成したことを特徴として
いる。
＜実施例＞
第１図Ａ，Ｂは、本発明により製作された
TFTアレイ基板１絵素分の模式平面図及びＸ−
X′断面図である。使用するマスクは、ゲート電
極バー１１、ゲート絶縁膜１２、半導体膜１３及
び半導体膜１３とオーミツクコンタクトを形成す
る電極膜１４をパターン化するための第１のマス
ク並びにソース電極バー１６、ドレイン電極兼表
示電極１７及び半導体膜１３とオーミツクコンタ
クトを形成する電極膜１４をパターン化するため
の第２のマスクの計２層のみである。以下、第２
図Ａ，Ｂ乃至第７図Ａ，Ｂに示す各製作プロセス
における平面図及びＸ−X′断面図を参照しなが
らTFTアレイの製作プロセス及び具体的な構造
について詳細に説明する。
TFTアレイ基板１絵素分の模式平面図及びＸ−
X′断面図である。使用するマスクは、ゲート電
極バー１１、ゲート絶縁膜１２、半導体膜１３及
び半導体膜１３とオーミツクコンタクトを形成す
る電極膜１４をパターン化するための第１のマス
ク並びにソース電極バー１６、ドレイン電極兼表
示電極１７及び半導体膜１３とオーミツクコンタ
クトを形成する電極膜１４をパターン化するため
の第２のマスクの計２層のみである。以下、第２
図Ａ，Ｂ乃至第７図Ａ，Ｂに示す各製作プロセス
における平面図及びＸ−X′断面図を参照しなが
らTFTアレイの製作プロセス及び具体的な構造
について詳細に説明する。
Γ 工程〔第２図Ａ，Ｂ参照〕
まず、ガラス基板１０上に、ゲート電極バーと
なるAl膜１１′をスパツタ法にて膜厚2000Å堆積
する。次に、プラズマCVD法により、ゲート絶
縁膜としてSi3N4１２′、半導体膜として無定形
水素化シリコン（ａ−Si：Ｈ）１３′、ａ−Si：
Ｈ膜とオーミツクコンタクトを形成する電極膜と
してリンドープのａ−Si：Ｈ（n+a−Si：Ｈ）１
４′を連続して積層する。膜厚は、それぞれ2000
Å、2000Å、1000Å程度に設定する。これら４層
膜形成後、ホトレジスト１８を塗布し、第１のマ
スクを用いて露光・現像する。
なるAl膜１１′をスパツタ法にて膜厚2000Å堆積
する。次に、プラズマCVD法により、ゲート絶
縁膜としてSi3N4１２′、半導体膜として無定形
水素化シリコン（ａ−Si：Ｈ）１３′、ａ−Si：
Ｈ膜とオーミツクコンタクトを形成する電極膜と
してリンドープのａ−Si：Ｈ（n+a−Si：Ｈ）１
４′を連続して積層する。膜厚は、それぞれ2000
Å、2000Å、1000Å程度に設定する。これら４層
膜形成後、ホトレジスト１８を塗布し、第１のマ
スクを用いて露光・現像する。
Γ 工程〔第３図Ａ，Ｂ参照〕
上記工程で得られた４層膜をエツチングして
パターン化する。この際、n+a−Si：Ｈ１４′及
びａ−Si：Ｈ１３′のエツチヤントはHFとHNO3
の混合液を用い、Si3N4１２′のエツチヤントは
５％HF水溶液を用いる。またAl膜１１′のエツ
チヤントはH3PO4系水溶液とする。上述した各
層の順序で基板１０とともに各層を各エツチヤン
トに浸漬して４層を同一パターンでエツチングす
る。
パターン化する。この際、n+a−Si：Ｈ１４′及
びａ−Si：Ｈ１３′のエツチヤントはHFとHNO3
の混合液を用い、Si3N4１２′のエツチヤントは
５％HF水溶液を用いる。またAl膜１１′のエツ
チヤントはH3PO4系水溶液とする。上述した各
層の順序で基板１０とともに各層を各エツチヤン
トに浸漬して４層を同一パターンでエツチングす
る。
Γ 工程〔第４図Ａ，Ｂ参照〕
この工程では、ゲート電極バーとなるAl膜１
１′のパターンエツジ部のみ陽極酸化を行なう。
本工程の目的は、後工程でパターン化されるソ
ース電極バー１６及びドレイン電極兼表示電極１
７とゲート電極バー１１間の電気的導通を防止す
るためである。Al膜１１′のパターンエツジ部の
陽極酸化は、ホウ酸アンモニウム水溶液中電圧
40Vにて化成し、Al膜１１′のパターンエツジ部
にAl2O3１５を形成することにより行なう。
１′のパターンエツジ部のみ陽極酸化を行なう。
本工程の目的は、後工程でパターン化されるソ
ース電極バー１６及びドレイン電極兼表示電極１
７とゲート電極バー１１間の電気的導通を防止す
るためである。Al膜１１′のパターンエツジ部の
陽極酸化は、ホウ酸アンモニウム水溶液中電圧
40Vにて化成し、Al膜１１′のパターンエツジ部
にAl2O3１５を形成することにより行なう。
尚、本実施例では、ゲート電極バー１１として
Alを使用しそのパターンエツジにAl2O3１５を形
成したが、ゲート電極バー材料としては、これ以
外にもTa，Nb，Hf等、陽極酸化することによ
り絶縁膜を形成するいわゆるバルブ金属類を使用
することができる。但しTaの場合には、エツチ
ング時のガラス基板１０の損傷を防ぐために、
Taの堆積に先立つて、Ta2O5膜を堆積すること
が必要となる場合がある。
Alを使用しそのパターンエツジにAl2O3１５を形
成したが、ゲート電極バー材料としては、これ以
外にもTa，Nb，Hf等、陽極酸化することによ
り絶縁膜を形成するいわゆるバルブ金属類を使用
することができる。但しTaの場合には、エツチ
ング時のガラス基板１０の損傷を防ぐために、
Taの堆積に先立つて、Ta2O5膜を堆積すること
が必要となる場合がある。
Γ 工程〔第５図Ａ，Ｂ参照〕
次に、ソース電極バー及びドレイン電極兼表示
電極を形成するために、透明導電膜１７′を真空
蒸着法にてn+a−Si：Ｈ１４′表面を含む全面に
厚さ3000Å程堆積する。その後、ホトレジスト１
９を塗布し、第２のマスクを用いてソース電極バ
ー、ドレイン電極及び表示電極の形状に対応した
露光現像を行なう。マスクアライメント操作は、
本工程において１回のみであり、従つて操作が簡
単で製品の低コスト化に大きく寄与する。
電極を形成するために、透明導電膜１７′を真空
蒸着法にてn+a−Si：Ｈ１４′表面を含む全面に
厚さ3000Å程堆積する。その後、ホトレジスト１
９を塗布し、第２のマスクを用いてソース電極バ
ー、ドレイン電極及び表示電極の形状に対応した
露光現像を行なう。マスクアライメント操作は、
本工程において１回のみであり、従つて操作が簡
単で製品の低コスト化に大きく寄与する。
Γ 工程〔第６図Ａ，Ｂ参照〕
この工程では、第５図に示す透明導電膜１７′
をホトレジスト１９に即してエツチング成形し、
ソース電極バー１６とドレイン電極兼表示電極１
７のパターン化を行なうとともにオーミツクコン
タクトを形成する第５図に示すn+a−Si：Ｈ１
４′のエツチングを行なう。本発明の構造はソー
ス・ドレイン電極が最上部にくる逆スタガ型構造
であるため、オーミツクコンタクト層はソース・
ドレイン電極の分割形成工程で同時に分離パター
ン化することが可能となる。従つて、特別なパタ
ーン化工程を付加することなく、TFT半導体膜
と該ソース・ドレイン電極それぞれとの間にオー
ミツクコンタクト層を介在させることができる。
上記透明導電膜１７′のエツチヤントはHCl水溶
液、n+a−Si：Ｈ１４′のエツチヤントはHFと
HNO3の混合液を用いた。上述した各層の順で、
基板１０とともに各層を各エツチヤントに浸漬
し、透明導電膜１７′よりソース電極バー１６と
ドレイン電極兼表示電極１７のパターン化及びソ
ース・ドレインギヤツプを形成する。またn+a−
Si：Ｈ１４′よりａ−Si：Ｈ半導体層１３とソー
ス電極バー１６及びドレイン電極１７間のオーミ
ツクコンタクト用電極膜１４を成形加工する。
をホトレジスト１９に即してエツチング成形し、
ソース電極バー１６とドレイン電極兼表示電極１
７のパターン化を行なうとともにオーミツクコン
タクトを形成する第５図に示すn+a−Si：Ｈ１
４′のエツチングを行なう。本発明の構造はソー
ス・ドレイン電極が最上部にくる逆スタガ型構造
であるため、オーミツクコンタクト層はソース・
ドレイン電極の分割形成工程で同時に分離パター
ン化することが可能となる。従つて、特別なパタ
ーン化工程を付加することなく、TFT半導体膜
と該ソース・ドレイン電極それぞれとの間にオー
ミツクコンタクト層を介在させることができる。
上記透明導電膜１７′のエツチヤントはHCl水溶
液、n+a−Si：Ｈ１４′のエツチヤントはHFと
HNO3の混合液を用いた。上述した各層の順で、
基板１０とともに各層を各エツチヤントに浸漬
し、透明導電膜１７′よりソース電極バー１６と
ドレイン電極兼表示電極１７のパターン化及びソ
ース・ドレインギヤツプを形成する。またn+a−
Si：Ｈ１４′よりａ−Si：Ｈ半導体層１３とソー
ス電極バー１６及びドレイン電極１７間のオーミ
ツクコンタクト用電極膜１４を成形加工する。
Γ 工程
ホトレジスト１９を除去して第１図Ａ，Ｂに示
すような作製される。
すような作製される。
上記TFTを基板１０上にマトリツクス配置し、
ゲート電極バー１１とソース電極バー１６を行列
方向に延展して同一行・同一列にある各TFTの
ゲート電極とソース電極を共通接続することによ
りTFTアレイ基板が構成される。このTFTアレ
イ基板を液晶表示装置等の一方のセル基板として
利用すれば、大容量の表示情報を鮮明なる画像で
表示画面に生起させることができる。
ゲート電極バー１１とソース電極バー１６を行列
方向に延展して同一行・同一列にある各TFTの
ゲート電極とソース電極を共通接続することによ
りTFTアレイ基板が構成される。このTFTアレ
イ基板を液晶表示装置等の一方のセル基板として
利用すれば、大容量の表示情報を鮮明なる画像で
表示画面に生起させることができる。
＜発明の効果＞
以上本発明によれば、マスク２層のみで、ゲー
ト電極の絶縁性を確保するとともに、オーミツク
コンタクトをとるための電極層を含んだTFTを
容易に製作することができる。また、TFTアレ
イ基板を製作する上で最も煩わしいマスクアライ
メント操作を１回に減少させることができる。ま
た本発明の製造方法によれば、ソース電極、ドレ
イン電極とTFT半導体膜との間にオーミツクコ
ンタクト層を介在させることができかつこのオー
ミツクコンタクト層はソース・ドレイン電極の分
割形成工程で同時にソース・ドレイン側に分離配
置されるため、特別なパターン化工程を付加する
ことなく電気的特性が良好で信頼性の高いTFT
を作製することができる。さらにTFT毎に半導
体膜が分離独立されているためクロストーク等の
発生もなく、低抵抗の半導体膜を用いてオン・オ
フ特性の良いTFTアレイを得ることができる。
このため、TFTアレイ基板の低コスト化、高歩
留化に多大な効果がある。
ト電極の絶縁性を確保するとともに、オーミツク
コンタクトをとるための電極層を含んだTFTを
容易に製作することができる。また、TFTアレ
イ基板を製作する上で最も煩わしいマスクアライ
メント操作を１回に減少させることができる。ま
た本発明の製造方法によれば、ソース電極、ドレ
イン電極とTFT半導体膜との間にオーミツクコ
ンタクト層を介在させることができかつこのオー
ミツクコンタクト層はソース・ドレイン電極の分
割形成工程で同時にソース・ドレイン側に分離配
置されるため、特別なパターン化工程を付加する
ことなく電気的特性が良好で信頼性の高いTFT
を作製することができる。さらにTFT毎に半導
体膜が分離独立されているためクロストーク等の
発生もなく、低抵抗の半導体膜を用いてオン・オ
フ特性の良いTFTアレイを得ることができる。
このため、TFTアレイ基板の低コスト化、高歩
留化に多大な効果がある。
第１図Ａ，Ｂは本発明の１実施例の説明に供す
るTFTの平面図及びＸ−X′断面図である。第２
図Ａ，Ｂ乃至第６図Ａ，Ｂは第１図に示すTFT
の製作工程を説明する平面図及びＸ−X′断面図
である。第７図Ａ，Ｂは従来のTFTアレイ基板
を説明する平面図及びＸ−X′断面図である。 １０……ガラス基板、１１……ゲート電極バ
ー、１２……ゲート絶縁膜、１３……半導体層、
１４……電極膜、１５……陽極酸化膜、１６……
ソース電極バー、１７……ドレイン電極兼絵素電
極。
るTFTの平面図及びＸ−X′断面図である。第２
図Ａ，Ｂ乃至第６図Ａ，Ｂは第１図に示すTFT
の製作工程を説明する平面図及びＸ−X′断面図
である。第７図Ａ，Ｂは従来のTFTアレイ基板
を説明する平面図及びＸ−X′断面図である。 １０……ガラス基板、１１……ゲート電極バ
ー、１２……ゲート絶縁膜、１３……半導体層、
１４……電極膜、１５……陽極酸化膜、１６……
ソース電極バー、１７……ドレイン電極兼絵素電
極。
Claims (1)
- 【特許請求の範囲】 １ 絶縁基板上にゲート電極となる金属膜、ゲー
ト絶縁膜となる第１の絶縁膜、半導体膜及び該半
導体膜にオーミツクコンタクトを形成するための
電極膜を連続して積層し４層膜とする工程と、 前記４層膜を連続してエツチングし前記絶縁基
板上で個別に独立した複数のパターンに成形する
工程と、 前記金属膜のパターンエツジ部のみを陽極酸化
して第２の絶縁膜を形成する工程と、 ソース・ドレイン電極及び表示電極となる透明
導電膜を堆積する工程と、 前記導電膜及び前記電極膜の順に連続してエツ
チングパターン化し、前記導電膜よりソース電極
及びドレイン電極を分割形成する工程と、を具備
して成ることを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027394A JPS61185724A (ja) | 1985-02-13 | 1985-02-13 | 薄膜トランジスタの製造方法 |
| DE19863604368 DE3604368A1 (de) | 1985-02-13 | 1986-02-12 | Verfahren zur herstellung eines duennfilm-transistors |
| US06/829,001 US4684435A (en) | 1985-02-13 | 1986-02-13 | Method of manufacturing thin film transistor |
| GB08603522A GB2172745B (en) | 1985-02-13 | 1986-02-13 | Method of manufacturing thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027394A JPS61185724A (ja) | 1985-02-13 | 1985-02-13 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61185724A JPS61185724A (ja) | 1986-08-19 |
| JPH0580650B2 true JPH0580650B2 (ja) | 1993-11-09 |
Family
ID=12219842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027394A Granted JPS61185724A (ja) | 1985-02-13 | 1985-02-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61185724A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828510B2 (ja) * | 1987-01-20 | 1996-03-21 | 富士通株式会社 | 薄膜トランジスタの形成方法 |
| JPS63182862A (ja) * | 1987-01-23 | 1988-07-28 | Nec Corp | 薄膜電界効果型トランジスタの製造方法 |
| JPH0646279B2 (ja) * | 1988-03-17 | 1994-06-15 | 株式会社精工舎 | 薄膜トランジスタアレイの製造方法 |
| JPH0281030A (ja) * | 1988-09-19 | 1990-03-22 | Sharp Corp | アクティブマトリクス基板 |
| JPH02304938A (ja) * | 1989-05-19 | 1990-12-18 | Citizen Watch Co Ltd | 薄膜トランジスタの製造方法 |
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- 1985-02-13 JP JP60027394A patent/JPS61185724A/ja active Granted
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|---|---|---|---|---|
| JPS59232385A (ja) * | 1983-06-15 | 1984-12-27 | 株式会社東芝 | アクテイブマトリクス型表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61185724A (ja) | 1986-08-19 |
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