JPH06125265A - 出力回路 - Google Patents
出力回路Info
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- JPH06125265A JPH06125265A JP4273898A JP27389892A JPH06125265A JP H06125265 A JPH06125265 A JP H06125265A JP 4273898 A JP4273898 A JP 4273898A JP 27389892 A JP27389892 A JP 27389892A JP H06125265 A JPH06125265 A JP H06125265A
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- 238000006243 chemical reaction Methods 0.000 abstract description 14
- 238000007689 inspection Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【目的】 レジスタの初期設定を必要としないで、正論
理、負論理のいずれの回路にも接続を可能とする出力回
路を提供する。 【構成】 外部出力Aにはプルアップ抵抗41が接続さ
れていて、定常的に´H´状態に保たれている。リセッ
ト信号により、トライステ−トバッファ11はハイイン
ピ−ダンスになり外部出力Aの状態´H´がセンスバッ
ファ12を通してDフリップフロップ21の入力に与え
られる。Dフリップフロップ21は、リセット信号の立
ち上がりで入力をラッチして値を保持する。リセット状
態が終了した後、トライステ−トバッファ11は通常の
バッファとなり外部出力Aへ変換された信号を出力す
る。Dフリップフロップ21は´H´をリセット状態に
なるまでその値を保持する。論理変換回路であるEX−
OR31で前記Dフリップフロップ21の出力に基づい
て論理変換が行われる。
理、負論理のいずれの回路にも接続を可能とする出力回
路を提供する。 【構成】 外部出力Aにはプルアップ抵抗41が接続さ
れていて、定常的に´H´状態に保たれている。リセッ
ト信号により、トライステ−トバッファ11はハイイン
ピ−ダンスになり外部出力Aの状態´H´がセンスバッ
ファ12を通してDフリップフロップ21の入力に与え
られる。Dフリップフロップ21は、リセット信号の立
ち上がりで入力をラッチして値を保持する。リセット状
態が終了した後、トライステ−トバッファ11は通常の
バッファとなり外部出力Aへ変換された信号を出力す
る。Dフリップフロップ21は´H´をリセット状態に
なるまでその値を保持する。論理変換回路であるEX−
OR31で前記Dフリップフロップ21の出力に基づい
て論理変換が行われる。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置などの論理
回路の出力回路に関するものである。
回路の出力回路に関するものである。
【0002】
【従来の技術】従来のLSIなどの論理回路において
は、入出力の論理レベル(正論理あるいは負論理)は各
回路やIC、LSIなどで不統一なため、回路を接続す
るためには正論理から負論理(あるいは負論理から正論
理)への論理変換が必要である。これを解決するため
に、LSIなどは、一部の出力ピンにおいて出力論理を
変更する回路を付加した。レジスタなどを内部に設け
て、このレジスタを設定することにより正論理か、負論
理かを決定するものである。
は、入出力の論理レベル(正論理あるいは負論理)は各
回路やIC、LSIなどで不統一なため、回路を接続す
るためには正論理から負論理(あるいは負論理から正論
理)への論理変換が必要である。これを解決するため
に、LSIなどは、一部の出力ピンにおいて出力論理を
変更する回路を付加した。レジスタなどを内部に設け
て、このレジスタを設定することにより正論理か、負論
理かを決定するものである。
【0003】
【発明が解決しようとする課題】従来のレジスタによる
論理変更方式は、レジスタを初期設定する必要があり、
このための回路やプログラム等の付加部分が必要であ
る。
論理変更方式は、レジスタを初期設定する必要があり、
このための回路やプログラム等の付加部分が必要であ
る。
【0004】本発明の目的は、このような問題に鑑みな
されたものであり、レジスタの初期設定を必要としない
で、正論理、負論理のいずれの回路にも接続を可能とす
る出力回路を提供することにある。
されたものであり、レジスタの初期設定を必要としない
で、正論理、負論理のいずれの回路にも接続を可能とす
る出力回路を提供することにある。
【0005】
【課題を解決するための手段】本発明の出力回路は、第
1の論理回路から供給される信号を第2の論理回路に出
力するための出力回路であって、該出力回路の内部入力
端子および外部出力端子が前記第1及び第2の論理回路
にそれぞれ接続されている状態において前記第1の論理
回路の初期設定時に前記外部出力端子の論理レベルを検
出する手段と、検出された論理レベルを保持する手段
と、保持された論理レベルと前記内部入力端子を介して
前記第1の論理回路から供給される信号の論理レベルと
に基づいて前記第2の論理回路に供給する信号の論理レ
ベルを決定する手段とを有することを特徴とする。
1の論理回路から供給される信号を第2の論理回路に出
力するための出力回路であって、該出力回路の内部入力
端子および外部出力端子が前記第1及び第2の論理回路
にそれぞれ接続されている状態において前記第1の論理
回路の初期設定時に前記外部出力端子の論理レベルを検
出する手段と、検出された論理レベルを保持する手段
と、保持された論理レベルと前記内部入力端子を介して
前記第1の論理回路から供給される信号の論理レベルと
に基づいて前記第2の論理回路に供給する信号の論理レ
ベルを決定する手段とを有することを特徴とする。
【0006】
【作用】外部状態検査部は、初期設定時、外部出力の論
理状態を調べる。続いて、この状態を状態記憶部により
保持する。論理変換部は、前記の保持した状態と前段の
出力信号から論理レベルの変換を行う。
理状態を調べる。続いて、この状態を状態記憶部により
保持する。論理変換部は、前記の保持した状態と前段の
出力信号から論理レベルの変換を行う。
【0007】本発明の出力回路では、外部に接続する抵
抗の状態により、出力論理を変更することが出来る。
抗の状態により、出力論理を変更することが出来る。
【0008】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図1に本発明による出力回路の構成図
を示す。本発明の出力回路は、外部状態検査部1と状態
記憶部2と論理変換部3とから構成される。外部状態検
査部1の端子1cは、外部出力に接続され、さらに、端
子1bは、状態記憶部2の端子2aに接続されている。
状態記憶部2の端子2bは論理変換部3の端子3aに接
続されている。論理変換部3の端子3bには、前段の出
力信号が接続されている。論理変換部3の端子3cは、
外部状態検査部1の端子1aに接続されている。
詳細に説明する。図1に本発明による出力回路の構成図
を示す。本発明の出力回路は、外部状態検査部1と状態
記憶部2と論理変換部3とから構成される。外部状態検
査部1の端子1cは、外部出力に接続され、さらに、端
子1bは、状態記憶部2の端子2aに接続されている。
状態記憶部2の端子2bは論理変換部3の端子3aに接
続されている。論理変換部3の端子3bには、前段の出
力信号が接続されている。論理変換部3の端子3cは、
外部状態検査部1の端子1aに接続されている。
【0009】次に上記出力回路の動作を説明する。外部
状態検査部1は、初期設定時、例えば、パワ−オン時ま
たは、リセット時に、外部出力の状態を調べる。続い
て、この状態を状態記憶部2は保持する動作を行う。論
理変換部3は、前記の保持した状態と前段の出力信号と
に基づいて論理レベルの変換を行う。通常外部出力信号
は、論理を確定するためにプルアップまたは、プルダウ
ン抵抗を接続する。つまり、正論理であれば、プルダウ
ン抵抗をつなぎ論理を´L´に保ち、負論理であれば、
プルアップ抵抗をつなぎ出力を´H´に保つ。
状態検査部1は、初期設定時、例えば、パワ−オン時ま
たは、リセット時に、外部出力の状態を調べる。続い
て、この状態を状態記憶部2は保持する動作を行う。論
理変換部3は、前記の保持した状態と前段の出力信号と
に基づいて論理レベルの変換を行う。通常外部出力信号
は、論理を確定するためにプルアップまたは、プルダウ
ン抵抗を接続する。つまり、正論理であれば、プルダウ
ン抵抗をつなぎ論理を´L´に保ち、負論理であれば、
プルアップ抵抗をつなぎ出力を´H´に保つ。
【0010】図2は、図1の出力回路の具体的な回路図
である。なお、図中、図1と同一機能を有する構成部分
は同じ参照符号を用いている。外部出力は、トライステ
−トバッファ11の出力端子と、センスバッファ12の
入力端子とに接続されている。センスバッファ12の出
力端子はDフリップフロップ21の入力端子に接続され
ている。Dフリップフロップ21の出力端子はEX−O
R31の入力端子に接続されている。EX−OR31の
もう一つの入力端子には、前段の出力信号が接続されて
いる。EX−OR31の出力端子はトライステ−トバッ
ファ11の入力端子に接続されている。
である。なお、図中、図1と同一機能を有する構成部分
は同じ参照符号を用いている。外部出力は、トライステ
−トバッファ11の出力端子と、センスバッファ12の
入力端子とに接続されている。センスバッファ12の出
力端子はDフリップフロップ21の入力端子に接続され
ている。Dフリップフロップ21の出力端子はEX−O
R31の入力端子に接続されている。EX−OR31の
もう一つの入力端子には、前段の出力信号が接続されて
いる。EX−OR31の出力端子はトライステ−トバッ
ファ11の入力端子に接続されている。
【0011】図2の出力回路においては、初期設定時に
センスバッファ12をハイインピ−ダンスにして、外部
に接続された抵抗の状態を調べる。Dフリップフロップ
21は、初期設定時の信号をトリガとして、センスバッ
ファ12からの信号を保持する。前記Dフリップフロッ
プ21の出力に基づいて、論理決定回路であるEX−O
R31は、出力の論理レベルの変換を行う。
センスバッファ12をハイインピ−ダンスにして、外部
に接続された抵抗の状態を調べる。Dフリップフロップ
21は、初期設定時の信号をトリガとして、センスバッ
ファ12からの信号を保持する。前記Dフリップフロッ
プ21の出力に基づいて、論理決定回路であるEX−O
R31は、出力の論理レベルの変換を行う。
【0012】図3は、外部出力Aにプルアップ抵抗を接
続して負論理に設定した場合の接続例である。外部出力
Aにはプルアップ抵抗41が接続されていて、定常的に
´H´状態に保たれている。リセット信号により、トラ
イステ−トバッファ11はハイインピ−ダンスになり外
部出力Aの状態´H´がセンスバッファ12を通してD
フリップフロップ21の入力に与えられる。Dフリップ
フロップ21は、リセット信号の立ち上がりで入力をラ
ッチして値を保持する。リセット状態が終了した後、ト
ライステ−トバッファ11は通常のバッファとなり外部
出力Aへ変換された信号を出力する。Dフリップフロッ
プ21は´H´をリセット状態になるまでその値を保持
する。論理変換回路であるEX−OR31で前記Dフリ
ップフロップ21の出力に基づいて論理変換が表1のよ
うに行われ、負論理の出力となる。
続して負論理に設定した場合の接続例である。外部出力
Aにはプルアップ抵抗41が接続されていて、定常的に
´H´状態に保たれている。リセット信号により、トラ
イステ−トバッファ11はハイインピ−ダンスになり外
部出力Aの状態´H´がセンスバッファ12を通してD
フリップフロップ21の入力に与えられる。Dフリップ
フロップ21は、リセット信号の立ち上がりで入力をラ
ッチして値を保持する。リセット状態が終了した後、ト
ライステ−トバッファ11は通常のバッファとなり外部
出力Aへ変換された信号を出力する。Dフリップフロッ
プ21は´H´をリセット状態になるまでその値を保持
する。論理変換回路であるEX−OR31で前記Dフリ
ップフロップ21の出力に基づいて論理変換が表1のよ
うに行われ、負論理の出力となる。
【0013】
【表1】
【0014】図4は、外部出力Aにプルダウン抵抗43
を接続して正論理に設定した場合の接続例である。前
記、負論理の場合と同様に、外部出力の状態´L´を調
べて、Dフリップフロップ21が状態を記憶する。この
値に基づいてEX−OR31で表2のように論理変換が
行われ正論理の出力となる。
を接続して正論理に設定した場合の接続例である。前
記、負論理の場合と同様に、外部出力の状態´L´を調
べて、Dフリップフロップ21が状態を記憶する。この
値に基づいてEX−OR31で表2のように論理変換が
行われ正論理の出力となる。
【0015】
【表2】
【0016】図5は、抵抗をLSIのパッケ−ジ内部に
持っている場合の接続例である。このときの動作は、前
述した図3、4の場合と同じである。この場合、ピンと
ピンを接続するだけで済み、部品の削減だけでなく、基
板上の配線だけで済むため省スペ−スにも貢献する。
持っている場合の接続例である。このときの動作は、前
述した図3、4の場合と同じである。この場合、ピンと
ピンを接続するだけで済み、部品の削減だけでなく、基
板上の配線だけで済むため省スペ−スにも貢献する。
【0017】図6は、特定の機能を有するLSIを接続
した例を示す図である。この様なLSIは、CPUに直
接接続する場合が多く、LSIの入出力ピンの論理をそ
のCPUに合わせてあることが多い。したがってそれぞ
れのCPU用に同じ機能を持つLSIが数種類存在す
る。入出力ピンの論理パタ−ンがそれぞれの系統(例え
ば、モトロ−ラ系あるいはインテル系)において固有で
ある場合が多い。従って、外部状態検査部1で複数のピ
ンの外部状態を調べることにより接続されているLSI
がどの系統かを知ることができる。前記外部状態検査部
1で調べた状態を状態記憶部2で記憶する。そして、前
期状態記憶部2の出力に基づいて論理変換部3は論理レ
ベルの変換を行う。
した例を示す図である。この様なLSIは、CPUに直
接接続する場合が多く、LSIの入出力ピンの論理をそ
のCPUに合わせてあることが多い。したがってそれぞ
れのCPU用に同じ機能を持つLSIが数種類存在す
る。入出力ピンの論理パタ−ンがそれぞれの系統(例え
ば、モトロ−ラ系あるいはインテル系)において固有で
ある場合が多い。従って、外部状態検査部1で複数のピ
ンの外部状態を調べることにより接続されているLSI
がどの系統かを知ることができる。前記外部状態検査部
1で調べた状態を状態記憶部2で記憶する。そして、前
期状態記憶部2の出力に基づいて論理変換部3は論理レ
ベルの変換を行う。
【0018】図6aは、本発明の出力回路を採用したL
SIに、モトロ−ラ系のLSI7を接続した例である。
図6bは、本発明の出力回路を採用したLSIに、イン
テル系のLSI8を接続した例である。このように各系
統のLSIによる違いを本発明が吸収することにより、
外部回路を付加することなく接続することができる。
SIに、モトロ−ラ系のLSI7を接続した例である。
図6bは、本発明の出力回路を採用したLSIに、イン
テル系のLSI8を接続した例である。このように各系
統のLSIによる違いを本発明が吸収することにより、
外部回路を付加することなく接続することができる。
【0019】
【発明の効果】以上説明したように本発明の出力回路
は、第1の論理回路から供給される信号を第2の論理回
路に出力するための出力回路であって、該出力回路の内
部入力端子および外部出力端子が前記第1及び第2の論
理回路にそれぞれ接続されている状態において前記第1
の論理回路の初期設定時に前記外部出力端子の論理レベ
ルを検出する手段と、検出された論理レベルを保持する
手段と、保持された論理レベルと前記内部入力端子を介
して前記第1の論理回路から供給される信号の論理レベ
ルとに基づいて前記第2の論理回路に供給する信号の論
理レベルを決定する手段とを有することを特徴とする。
従って、レジスタの初期設定を必要とせず、正論理、負
論理のいずれの回路にも接続を可能とする。
は、第1の論理回路から供給される信号を第2の論理回
路に出力するための出力回路であって、該出力回路の内
部入力端子および外部出力端子が前記第1及び第2の論
理回路にそれぞれ接続されている状態において前記第1
の論理回路の初期設定時に前記外部出力端子の論理レベ
ルを検出する手段と、検出された論理レベルを保持する
手段と、保持された論理レベルと前記内部入力端子を介
して前記第1の論理回路から供給される信号の論理レベ
ルとに基づいて前記第2の論理回路に供給する信号の論
理レベルを決定する手段とを有することを特徴とする。
従って、レジスタの初期設定を必要とせず、正論理、負
論理のいずれの回路にも接続を可能とする。
【図1】本発明の出力回路の実施例である。
【図2】図1の出力回路の具体的な回路図である。
【図3】図2の出力回路を負論理に適用した例である。
【図4】図2の出力回路を正論理に適用した例である。
【図5】本発明による出力回路と内部抵抗を有するLS
Iとを接続した例である。
Iとを接続した例である。
【図6】本発明による出力回路と特定の機能を有するL
SIとを接続した例である。
SIとを接続した例である。
1 外部状態検査部 2 状態記憶部 3 論理変換部 5 外部配線 6、7、8 LSI 11 トライステ−トバッファ 12 センスバッファ 21 Dフリップフロップ 31 EX−OR 41 プルアップ抵抗 42 外部回路の素子 43 プルダウン抵抗 51 LSI内部の回路素子 52 LSI内部のプルアップ抵抗
Claims (1)
- 【請求項1】 第1の論理回路から供給される信号を第
2の論理回路に出力するための出力回路であって、該出
力回路の内部入力端子および外部出力端子が前記第1及
び第2の論理回路にそれぞれ接続されている状態におい
て前記第1の論理回路の初期設定時に前記外部出力端子
の論理レベルを検出する手段と、検出された論理レベル
を保持する手段と、保持された論理レベルと前記内部入
力端子を介して前記第1の論理回路から供給される信号
の論理レベルとに基づいて前記第2の論理回路に供給す
る信号の論理レベルを決定する手段とを有することを特
徴とする出力回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4273898A JP2922370B2 (ja) | 1992-10-13 | 1992-10-13 | 出力回路 |
US08/132,363 US5414305A (en) | 1992-10-13 | 1993-10-06 | Output circuit having capability of keeping logic state of signal sent between logic circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4273898A JP2922370B2 (ja) | 1992-10-13 | 1992-10-13 | 出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06125265A true JPH06125265A (ja) | 1994-05-06 |
JP2922370B2 JP2922370B2 (ja) | 1999-07-19 |
Family
ID=17534112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4273898A Expired - Fee Related JP2922370B2 (ja) | 1992-10-13 | 1992-10-13 | 出力回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5414305A (ja) |
JP (1) | JP2922370B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0756660A (ja) * | 1993-08-13 | 1995-03-03 | Fujitsu Ltd | バス回路における消費電力削減制御方法および回路 |
US5488319A (en) * | 1994-08-18 | 1996-01-30 | International Business Machines Corporation | Latch interface for self-reset logic |
US6043686A (en) * | 1996-05-31 | 2000-03-28 | Texas Instruments Incorporated | Apparatus and method for transistor element reduction in circuits comparing serial data signals |
JP3557335B2 (ja) * | 1997-11-26 | 2004-08-25 | 株式会社東芝 | インターフェイス回路 |
US6549975B2 (en) * | 2001-03-08 | 2003-04-15 | Micron Technology, Inc. | Tri-stating output buffer during initialization of synchronous memory |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57171868A (en) * | 1981-04-16 | 1982-10-22 | Toshiba Corp | Waveform shaping circuit |
GB2120030B (en) * | 1982-03-04 | 1986-11-12 | Sansui Electric Co | Digital signal demodulator circuit |
US4585956A (en) * | 1982-09-29 | 1986-04-29 | At&T Bell Laboratories | Switched capacitor feedback sample-and-hold circuit |
US4700365A (en) * | 1985-10-25 | 1987-10-13 | Rca Corporation | Digital threshold detector with hysteresis |
-
1992
- 1992-10-13 JP JP4273898A patent/JP2922370B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-06 US US08/132,363 patent/US5414305A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2922370B2 (ja) | 1999-07-19 |
US5414305A (en) | 1995-05-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |