JP2785748B2 - 双方向入出力バッファ - Google Patents
双方向入出力バッファInfo
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- JP2785748B2 JP2785748B2 JP7155810A JP15581095A JP2785748B2 JP 2785748 B2 JP2785748 B2 JP 2785748B2 JP 7155810 A JP7155810 A JP 7155810A JP 15581095 A JP15581095 A JP 15581095A JP 2785748 B2 JP2785748 B2 JP 2785748B2
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Description
【0001】
【産業上の利用分野】本発明は半導体集積回路における
双方向入出力バッファに係わり、特に外部入出力端子に
接続される負荷容量の影響を改善した双方向入出力バッ
ファに関する。
双方向入出力バッファに係わり、特に外部入出力端子に
接続される負荷容量の影響を改善した双方向入出力バッ
ファに関する。
【0002】
【従来の技術】半導体素子の微細化の進展に伴ない、半
導体集積回路装置に収容される回路規模も増大し、周辺
回路との信号のやりとりに使用する入出力用端子数も多
ピン化の傾向にあるが、チップサイズとの兼合いから端
子を出来るだけ共有化して使用することによって端子数
が増加するのを抑えている。
導体集積回路装置に収容される回路規模も増大し、周辺
回路との信号のやりとりに使用する入出力用端子数も多
ピン化の傾向にあるが、チップサイズとの兼合いから端
子を出来るだけ共有化して使用することによって端子数
が増加するのを抑えている。
【0003】端子の共有化には1本の端子を入力と出力
の両方の端子として共用する場合が一般的であり、この
共用端子に接続されるバッファは入力バッファと出力バ
ッファの両方の機能を備えた双方向入出力バッファが用
いられている。
の両方の端子として共用する場合が一般的であり、この
共用端子に接続されるバッファは入力バッファと出力バ
ッファの両方の機能を備えた双方向入出力バッファが用
いられている。
【0004】この種の従来の双方向入出力バッファの例
が日本電気社のデータブック「8ビットシングルチップ
・マイクロコンピュータ」1991年4月発行,第12
頁〜第13頁に記載されている。この双方向入出力バッ
ファの一例をブロック図で示した図5(a)を参照する
と、内部回路1と外部入出力端子I/Oとの間に3ステ
ート出力バッファ2cが挿入され、この双方向入出力バ
ッファ2cはディセイブル端子を有する3ステート出力
バッファ21と入力バッファ27とからなり、双方向入
出力バッファ2cのデータ入力端には、内部回路1から
出力データS2の信号線が接続され、ディセイブル端子
には双方向制御信号S1の信号線が接続され、双方向入
出力バッファ2cの出力端子は外部入出力端子I/Oに
接続される。
が日本電気社のデータブック「8ビットシングルチップ
・マイクロコンピュータ」1991年4月発行,第12
頁〜第13頁に記載されている。この双方向入出力バッ
ファの一例をブロック図で示した図5(a)を参照する
と、内部回路1と外部入出力端子I/Oとの間に3ステ
ート出力バッファ2cが挿入され、この双方向入出力バ
ッファ2cはディセイブル端子を有する3ステート出力
バッファ21と入力バッファ27とからなり、双方向入
出力バッファ2cのデータ入力端には、内部回路1から
出力データS2の信号線が接続され、ディセイブル端子
には双方向制御信号S1の信号線が接続され、双方向入
出力バッファ2cの出力端子は外部入出力端子I/Oに
接続される。
【0005】入力バッファ27の入力端は外部入出力端
子I/Oに接続され、この入力バッファ27の出力端か
ら出力される入力信号S4の信号線が内部回路1に接続
されている。
子I/Oに接続され、この入力バッファ27の出力端か
ら出力される入力信号S4の信号線が内部回路1に接続
されている。
【0006】なお、ここでは外部入出力端子I/Oに接
続される外部回路を等価的に容量に置換えて外部負荷容
量3として接続してある。
続される外部回路を等価的に容量に置換えて外部負荷容
量3として接続してある。
【0007】上述した双方向入出力バッファ2cに用い
られる3ステート出力バッファの一例の回路図を示した
図5(b)を参照すると、電源電位VDDおよび接地電
位間にPチャネル型MOSトランジスタP1およびNチ
ャネル型MOSトランジスタN1が直列接続で挿入さ
れ、この直列接続点が外部入出力端子I/Oに接続され
る。Pチャネル型MOSトランジスタP1のゲート電極
には2入力NAND回路211の出力端が接続され、N
チャネル型MOSトランジスタN1のゲート電極には2
入力NOR回路212の出力端が接続され、これらNA
ND回路211およびNOR回路212の一方の入力端
は共通接続されて信号S2が供給される。
られる3ステート出力バッファの一例の回路図を示した
図5(b)を参照すると、電源電位VDDおよび接地電
位間にPチャネル型MOSトランジスタP1およびNチ
ャネル型MOSトランジスタN1が直列接続で挿入さ
れ、この直列接続点が外部入出力端子I/Oに接続され
る。Pチャネル型MOSトランジスタP1のゲート電極
には2入力NAND回路211の出力端が接続され、N
チャネル型MOSトランジスタN1のゲート電極には2
入力NOR回路212の出力端が接続され、これらNA
ND回路211およびNOR回路212の一方の入力端
は共通接続されて信号S2が供給される。
【0008】NOR回路212の他方の入力端はDis
able端子であり、供給された双方向制御信号S1を
インバータ213を介してNAND回路211の他方の
入力端にも供給する構成からなる。
able端子であり、供給された双方向制御信号S1を
インバータ213を介してNAND回路211の他方の
入力端にも供給する構成からなる。
【0009】内部回路1のデータ出力を外部入出力端子
I/Oに出力する出力モードの場合は、双方向制御信号
S1を論理レベルのロウレベルにすると、NOR212
の一方の入力はロウレベルおよびNAND回路211の
一方の入力はハイレベルになるから、NOR回路212
およびNAND回路211の出力は、それぞれ他方の入
力端に供給される信号S2に依存する。
I/Oに出力する出力モードの場合は、双方向制御信号
S1を論理レベルのロウレベルにすると、NOR212
の一方の入力はロウレベルおよびNAND回路211の
一方の入力はハイレベルになるから、NOR回路212
およびNAND回路211の出力は、それぞれ他方の入
力端に供給される信号S2に依存する。
【0010】信号S2がハイレベルならNAND回路2
11の出力はロウレベルになってPチャネル型MOSト
ランジスタP1が導通状態に、NOR回路212の出力
はロウレベルになるからNチャネル型MOSトランジス
タN1が非導通状態になり、外部入出力端子I/Oはハ
イレベルとなる。
11の出力はロウレベルになってPチャネル型MOSト
ランジスタP1が導通状態に、NOR回路212の出力
はロウレベルになるからNチャネル型MOSトランジス
タN1が非導通状態になり、外部入出力端子I/Oはハ
イレベルとなる。
【0011】このときデータ出力は、外部入出力端子I
/Oに入力端が接続された入力バッファ27にも供給さ
れているので、内部回路1に戻されるように構成されて
いる。
/Oに入力端が接続された入力バッファ27にも供給さ
れているので、内部回路1に戻されるように構成されて
いる。
【0012】外部から外部出力端子I/Oに供給される
信号を内部回路1にとり込む入力モードの場合には、双
方向制御信号S1をハイレベルにすることによって、N
OR回路212の出力はロウレベルに、NAND回路2
11の出力はハイレベルになるので、Pチャネル型MO
SトランジスタP1およびNチャネル型MOSトランジ
スタN1が共に非導通状態になり、3ステート出力バッ
ファ21の出力はハイインピーダンス状態になる。
信号を内部回路1にとり込む入力モードの場合には、双
方向制御信号S1をハイレベルにすることによって、N
OR回路212の出力はロウレベルに、NAND回路2
11の出力はハイレベルになるので、Pチャネル型MO
SトランジスタP1およびNチャネル型MOSトランジ
スタN1が共に非導通状態になり、3ステート出力バッ
ファ21の出力はハイインピーダンス状態になる。
【0013】したがって内部回路1から外部へ出力され
るデータ出力は遮断され、外部から供給される信号が入
力バッファ27を介して内部回路1に取り込まれる。
るデータ出力は遮断され、外部から供給される信号が入
力バッファ27を介して内部回路1に取り込まれる。
【0014】
【発明が解決しようとする課題】上述した従来の半導体
集積回路における双方向入出力バッファ2cは、動作時
には、外部入出力端子I/Oに周辺装置として他の半導
体集積回路装置が接続される。
集積回路における双方向入出力バッファ2cは、動作時
には、外部入出力端子I/Oに周辺装置として他の半導
体集積回路装置が接続される。
【0015】前述したように、外部入出力端子I/Oに
は負荷回路が接続されているので、双方向入出力バファ
2cの3ステート出力バッファ21から外部入出力端子
I/Oを介して内部回路1へ信号伝送するときの伝達速
度は、その伝送径路のインピーダンスと外部負荷容量3
の等価容量値との積の関係で表される遅延時間として算
出される。すなわち、外部負荷容量3の容量値に影響さ
れることになる。
は負荷回路が接続されているので、双方向入出力バファ
2cの3ステート出力バッファ21から外部入出力端子
I/Oを介して内部回路1へ信号伝送するときの伝達速
度は、その伝送径路のインピーダンスと外部負荷容量3
の等価容量値との積の関係で表される遅延時間として算
出される。すなわち、外部負荷容量3の容量値に影響さ
れることになる。
【0016】そのため、設計時にはこの双方向入出力バ
ッファを用いる半導体集積回路装置の用途に応じて外部
負荷容量3の容量値がどの程度ななるかを予測した所定
値を仮定して設計している。
ッファを用いる半導体集積回路装置の用途に応じて外部
負荷容量3の容量値がどの程度ななるかを予測した所定
値を仮定して設計している。
【0017】他方、この半導体集積回路装置の製造工程
のなかの選別工程において、半導体集積回路装置を実際
に動作させながらその良品、不良品を選別する電気的特
性検査が行なわれる。そのため、半導体集積回路装置の
外部入出力端子I/Oには試験装置としてLSIテスタ
ーが一時的に接続される。
のなかの選別工程において、半導体集積回路装置を実際
に動作させながらその良品、不良品を選別する電気的特
性検査が行なわれる。そのため、半導体集積回路装置の
外部入出力端子I/Oには試験装置としてLSIテスタ
ーが一時的に接続される。
【0018】このLSIテスターは汎用機として製作さ
れたものであるから、外部入出力端子I/Oに接続され
る負荷容量3の容量値としては大きな値であり、また、
このLSIテスターとのインターフェイスとして用いら
れるソケット、テストボードおよびプローブカード等も
負荷容量値としてさらに加算されなければならない。
れたものであるから、外部入出力端子I/Oに接続され
る負荷容量3の容量値としては大きな値であり、また、
このLSIテスターとのインターフェイスとして用いら
れるソケット、テストボードおよびプローブカード等も
負荷容量値としてさらに加算されなければならない。
【0019】したがって、この集積回路装置の実使用状
態を考慮して設計時に仮定した外部負荷容量値と検査時
の試験装置を接続したときの外部負荷容量値とは異る値
になっていた。
態を考慮して設計時に仮定した外部負荷容量値と検査時
の試験装置を接続したときの外部負荷容量値とは異る値
になっていた。
【0020】上述したように信号の伝達速度は、遅延時
間が小さいほど高速になるから遅延時間は負荷容量値に
比例する関係にあるから、設計時に仮定した外部負荷容
量値と検査時の外部負荷容量値とが異なると、回路の信
号伝達速度も異なることになる。
間が小さいほど高速になるから遅延時間は負荷容量値に
比例する関係にあるから、設計時に仮定した外部負荷容
量値と検査時の外部負荷容量値とが異なると、回路の信
号伝達速度も異なることになる。
【0021】一般にデジタル回路では、複数の信号間の
信号の伝達するタイミングにより動作するので、設計時
と検査時とにおいて信号の伝達速度が異なると、検査時
に設計通りの動作の確認が出来ないので安定した検査も
出来ない。
信号の伝達するタイミングにより動作するので、設計時
と検査時とにおいて信号の伝達速度が異なると、検査時
に設計通りの動作の確認が出来ないので安定した検査も
出来ない。
【0022】本発明の目的は、上述の欠点に鑑みなされ
たものであり、設計時に仮定された外部負荷容量値と検
査時に接続される試験装置の負荷容量値が異っていても
安定した検査が出来る半導体集積回路装置における双方
向入出力バッファを提供することにある。
たものであり、設計時に仮定された外部負荷容量値と検
査時に接続される試験装置の負荷容量値が異っていても
安定した検査が出来る半導体集積回路装置における双方
向入出力バッファを提供することにある。
【0023】
【課題を解決するための手段】本発明の双方向入出力バ
ッファの特徴は、内部回路の信号出力端から供給される
出力データを外部入出力端子に出力するときに、双方向
制御信号に応答して論理レベルのハイレベル出力状態、
論理レベルのロウレベル出力状態または出力を遮断する
ハイインピーダンス状態のいずれかを出力する第1の3
ステート出力バッファとこの3ステート出力バッファか
ら出力された前記データまたは前記外部入出力端子に供
給される外部入力信号を前記内部回路の信号入力端に取
り込む入力バッファとからなり、前記第1の3ステート
出力バッファの出力端と前記入力バッファの入力端と前
記外部入出力端子とが共通接続され、前記双方向制御信
号がアクティブ状態のときに前記内部回路から供給され
るテストモード切替信号に応答して前記出力データが前
記第1の3ステート出力バッファと前記外部入出力端子
と前記入力バッファとをバイパスして前記内部回路の信
号入力端に供給されるバイパス手段を備えた双方向入出
力バッファにおいて、前記バイパス手段は、前記入力バ
ッファが3ステート入力バッファであって、前記内部回
路の前記信号出力端および第2の3ステート出力バッフ
ァの入力端の間に所定の遅延量を有する信号遅延素子が
挿入され、前記第2の3ステート出力バッファの出力端
は前記内部回路の前記信号入力端に接続され、前記第2
の3ステート出力バッファの制御入力端には、前記内部
回路の双方向制御信号出力端に一方の入力端が接続され
他方の入力端が前記内部回路のテストモード切替信号出
力端に接続される論理回路の出力端が接続され、この論
理回路の出力端がさらにインバータを介して前記3ステ
ート入力バッファの制御端子に接続された構成を有する
ことにある。
ッファの特徴は、内部回路の信号出力端から供給される
出力データを外部入出力端子に出力するときに、双方向
制御信号に応答して論理レベルのハイレベル出力状態、
論理レベルのロウレベル出力状態または出力を遮断する
ハイインピーダンス状態のいずれかを出力する第1の3
ステート出力バッファとこの3ステート出力バッファか
ら出力された前記データまたは前記外部入出力端子に供
給される外部入力信号を前記内部回路の信号入力端に取
り込む入力バッファとからなり、前記第1の3ステート
出力バッファの出力端と前記入力バッファの入力端と前
記外部入出力端子とが共通接続され、前記双方向制御信
号がアクティブ状態のときに前記内部回路から供給され
るテストモード切替信号に応答して前記出力データが前
記第1の3ステート出力バッファと前記外部入出力端子
と前記入力バッファとをバイパスして前記内部回路の信
号入力端に供給されるバイパス手段を備えた双方向入出
力バッファにおいて、前記バイパス手段は、前記入力バ
ッファが3ステート入力バッファであって、前記内部回
路の前記信号出力端および第2の3ステート出力バッフ
ァの入力端の間に所定の遅延量を有する信号遅延素子が
挿入され、前記第2の3ステート出力バッファの出力端
は前記内部回路の前記信号入力端に接続され、前記第2
の3ステート出力バッファの制御入力端には、前記内部
回路の双方向制御信号出力端に一方の入力端が接続され
他方の入力端が前記内部回路のテストモード切替信号出
力端に接続される論理回路の出力端が接続され、この論
理回路の出力端がさらにインバータを介して前記3ステ
ート入力バッファの制御端子に接続された構成を有する
ことにある。
【0024】また、前記信号遅延素子の所定の遅延量
は、前記外部入出力端子に外部負荷が接続されたときに
前記第1の3ステート出力バッファと前記外部入出力端
子と前記3ステート入力バッファとを経由する信号経路
で生じる信号遅延量に等しい値とすることができる。
は、前記外部入出力端子に外部負荷が接続されたときに
前記第1の3ステート出力バッファと前記外部入出力端
子と前記3ステート入力バッファとを経由する信号経路
で生じる信号遅延量に等しい値とすることができる。
【0025】さらに、前記信号遅延素子の所定の遅延量
は、前記外部入出力端子に外部負荷が接続されたときに
前記3ステート出力バッファと前記外部入出力端子と前
記3ステート入力バッファとを経由する信号経路で生じ
る信号遅延量に等しい値とすることができる。
は、前記外部入出力端子に外部負荷が接続されたときに
前記3ステート出力バッファと前記外部入出力端子と前
記3ステート入力バッファとを経由する信号経路で生じ
る信号遅延量に等しい値とすることができる。
【0026】
【0027】
【0028】
【作用】内部回路から出力される出力データを3ステー
ト出力バッファ、外部入出力端子および3ステート入力
バッファからなる信号伝達経路から再び内部回路に取り
込むときのバイパス手段として、遅延素子および3ステ
ート出力バッファからなる信号伝達経路を設ける。この
双方向入出力バッファを内蔵した半導体集積回路装置の
電気的特性を検査するときに、バイパス手段を介して内
部回路に戻すデータ出力は、外部入出力端子に接続され
る検査装置の等価負荷容量による信号遅延の影響を受け
ずに検査することが出来る。
ト出力バッファ、外部入出力端子および3ステート入力
バッファからなる信号伝達経路から再び内部回路に取り
込むときのバイパス手段として、遅延素子および3ステ
ート出力バッファからなる信号伝達経路を設ける。この
双方向入出力バッファを内蔵した半導体集積回路装置の
電気的特性を検査するときに、バイパス手段を介して内
部回路に戻すデータ出力は、外部入出力端子に接続され
る検査装置の等価負荷容量による信号遅延の影響を受け
ずに検査することが出来る。
【0029】
【実施例】まず、本発明の第1の実施例について図面を
参照しながら説明する。図1は本発明の双方向入出力バ
ッファの第1の実施例を示す回路図であり、図2はその
動作説明用のタイミングチャートである。図1を参照す
ると、この双方向入出力バッファ2aは、内部回路1の
双方向制御信号の出力端子O1から双方向制御信号S1
が供給され、かつ出力端子O2から出力データS2が供
給されるとともに、出力データS2を外部入出力端子I
/Oへ出力するときに、双方向制御信号S1に応答して
ハイレベル出力状態、ロウレベル出力状態または出力を
遮断するハイインピーダンス状態のいずれかを出力する
3ステート出力バッファ21と、この3ステート出力バ
ッファ21から出力された出力データS2または外部入
出力端子I/Oに供給される外部入力信号を内部回路1
の信号入力端I1に信号S4として取り込む3ステート
入力バッファ22と、この3ステート入力バッファ22
の入力端と3ステート出力バッファ21の出力端と外部
入出力端子I/Oとが共通接続された双方向入出力バッ
ファ2aを有し、内部回路1の信号出力端O1および3
ステート出力バッファ23の入力端の間に所定の遅延量
を有する信号遅延素子24が挿入され、3ステート出力
バッファ23の出力端は内部回路1の信号入力端I1に
接続され、3ステート出力バッファ23の制御入力端に
は、内部回路1の双方向制御信号S1の信号出力端O1
に一方の入力端が接続され他方の入力端が内部回路1の
テストモード切替信号S3の信号出力端O3に接続され
るAND回路25の出力端が接続され、このAND回路
25の出力端がさらにインバータ26を介して3ステー
ト入力バッファ22の制御端子に接続された構成を有す
る。外部入出力端子I/Oには外部負荷の等価容量3が
接続されている。
参照しながら説明する。図1は本発明の双方向入出力バ
ッファの第1の実施例を示す回路図であり、図2はその
動作説明用のタイミングチャートである。図1を参照す
ると、この双方向入出力バッファ2aは、内部回路1の
双方向制御信号の出力端子O1から双方向制御信号S1
が供給され、かつ出力端子O2から出力データS2が供
給されるとともに、出力データS2を外部入出力端子I
/Oへ出力するときに、双方向制御信号S1に応答して
ハイレベル出力状態、ロウレベル出力状態または出力を
遮断するハイインピーダンス状態のいずれかを出力する
3ステート出力バッファ21と、この3ステート出力バ
ッファ21から出力された出力データS2または外部入
出力端子I/Oに供給される外部入力信号を内部回路1
の信号入力端I1に信号S4として取り込む3ステート
入力バッファ22と、この3ステート入力バッファ22
の入力端と3ステート出力バッファ21の出力端と外部
入出力端子I/Oとが共通接続された双方向入出力バッ
ファ2aを有し、内部回路1の信号出力端O1および3
ステート出力バッファ23の入力端の間に所定の遅延量
を有する信号遅延素子24が挿入され、3ステート出力
バッファ23の出力端は内部回路1の信号入力端I1に
接続され、3ステート出力バッファ23の制御入力端に
は、内部回路1の双方向制御信号S1の信号出力端O1
に一方の入力端が接続され他方の入力端が内部回路1の
テストモード切替信号S3の信号出力端O3に接続され
るAND回路25の出力端が接続され、このAND回路
25の出力端がさらにインバータ26を介して3ステー
ト入力バッファ22の制御端子に接続された構成を有す
る。外部入出力端子I/Oには外部負荷の等価容量3が
接続されている。
【0030】次に上述した構成の双方向入出力バッファ
の動作を説明する。図1および図2を併せて参照する
と、まず双方向制御信号S1がハイレベル(A点〜E
点)で、テストモード切替信号S3がロウレベル(A点
〜C点)の期間は、3ステート出力バッファ21はデー
タ出力状態にあるがAND回路25の出力がロウレベル
になるから3ステートバッファ23はハイインピーダン
ス状態となり、従来例と同様に、3ステート出力バッフ
ァ21から出力された出力データS2のD1は3ステー
ト入力バッファ22を経由して信号S4として入力端子
I1から内部回路1に取り込まれる。
の動作を説明する。図1および図2を併せて参照する
と、まず双方向制御信号S1がハイレベル(A点〜E
点)で、テストモード切替信号S3がロウレベル(A点
〜C点)の期間は、3ステート出力バッファ21はデー
タ出力状態にあるがAND回路25の出力がロウレベル
になるから3ステートバッファ23はハイインピーダン
ス状態となり、従来例と同様に、3ステート出力バッフ
ァ21から出力された出力データS2のD1は3ステー
ト入力バッファ22を経由して信号S4として入力端子
I1から内部回路1に取り込まれる。
【0031】このとき、外部入出力端子I/Oに接続さ
れた負荷容量3のためにデータの伝達速度が遅くなる
(図中では説明を容易にするために元のデータS2から
1クロック分のC点〜D点まで遅延させてある)。通常
の動作時にはこの状態で使用されることになる。
れた負荷容量3のためにデータの伝達速度が遅くなる
(図中では説明を容易にするために元のデータS2から
1クロック分のC点〜D点まで遅延させてある)。通常
の動作時にはこの状態で使用されることになる。
【0032】次に、双方向制御信号S1がハイレベル
(A点〜E点)で、テストモード切替信号S3もハイレ
ベル(C点〜E点)の期間は、AND回路25がハイレ
ベルになるから3ステート出力バッファ23もデータ出
力状態になり、出力データS2のD2は信号遅延素子2
4で元のデータに対してC点からD点まで遅延された後
に、3ステート出力バッファ23を経由して信号S4と
して入力端子I1から内部回路1に取り込まれる。
(A点〜E点)で、テストモード切替信号S3もハイレ
ベル(C点〜E点)の期間は、AND回路25がハイレ
ベルになるから3ステート出力バッファ23もデータ出
力状態になり、出力データS2のD2は信号遅延素子2
4で元のデータに対してC点からD点まで遅延された後
に、3ステート出力バッファ23を経由して信号S4と
して入力端子I1から内部回路1に取り込まれる。
【0033】このとき、AND回路25出力がインバー
タ26で反転されてロウレベルになるから3ステート入
力バッファ22はハイインピーダンス状態にあり、3ス
テート出力バッファ23から出力された出力データは負
荷容量3の影響を受けることはない。
タ26で反転されてロウレベルになるから3ステート入
力バッファ22はハイインピーダンス状態にあり、3ス
テート出力バッファ23から出力された出力データは負
荷容量3の影響を受けることはない。
【0034】したがって、このD点〜E点の期間を検査
期間とすることにより、外部入出力端子I/Oの影響を
受けることなく安定な検査を実行することが出来る。
期間とすることにより、外部入出力端子I/Oの影響を
受けることなく安定な検査を実行することが出来る。
【0035】さらに、双方向制御信号S1がロウレベル
(E点〜)で、テストモード切替信号S3もロウレベル
(E点〜)の期間は、3ステート出力バッファ21およ
び23は共にハイインピーダンス状態となり、従来例と
同様に、内部回路1から出力される出力データS2のD
3は3ステート出力バッファ21で内部回路1への出力
禁止状態となり、双方向入出力バッファ2aとしては外
部信号入力状態となるので、外部端子I/Oに外部から
供給される信号(図2のデータD4およびD5)が3ス
テート入力バッファ22を経由して内部回路1に取り込
まれる。
(E点〜)で、テストモード切替信号S3もロウレベル
(E点〜)の期間は、3ステート出力バッファ21およ
び23は共にハイインピーダンス状態となり、従来例と
同様に、内部回路1から出力される出力データS2のD
3は3ステート出力バッファ21で内部回路1への出力
禁止状態となり、双方向入出力バッファ2aとしては外
部信号入力状態となるので、外部端子I/Oに外部から
供給される信号(図2のデータD4およびD5)が3ス
テート入力バッファ22を経由して内部回路1に取り込
まれる。
【0036】すなわち、この第1の実施例では出力デー
タS2を3ステート出力バッファ21、外部入出力端子
I/Oおよび3ステート入力バッファ21からなる信号
伝達経路から再び内部回路1に取り込むときのバイパス
手段として、遅延素子24および3ステート出力バッフ
ァ23からなる信号伝達経路を設けたので、この双方向
入出力バッファ2aを内蔵した半導体集積回路装置の電
気的特性を検査するときに、内部回路1から出力された
出力データをバイパス手段を介して内部回路1の入力端
子I1から戻すことによって、外部入出力端子I/Oに
接続される検査装置の等価負荷容量(一般に10pFか
ら数10pF)による信号遅延の影響を受けずに検査す
ることが出来る。
タS2を3ステート出力バッファ21、外部入出力端子
I/Oおよび3ステート入力バッファ21からなる信号
伝達経路から再び内部回路1に取り込むときのバイパス
手段として、遅延素子24および3ステート出力バッフ
ァ23からなる信号伝達経路を設けたので、この双方向
入出力バッファ2aを内蔵した半導体集積回路装置の電
気的特性を検査するときに、内部回路1から出力された
出力データをバイパス手段を介して内部回路1の入力端
子I1から戻すことによって、外部入出力端子I/Oに
接続される検査装置の等価負荷容量(一般に10pFか
ら数10pF)による信号遅延の影響を受けずに検査す
ることが出来る。
【0037】さらに信号遅延素子24は実使用状態のと
きに外部入出力端子I/Oに接続される負荷の等価容量
(一般に50pFから200pF)で遅延する遅延量に
相当する遅延量をあらかじめ設定してあるので、検査時
と実使用時のデータの遅延差を少なくすることが出来
る。
きに外部入出力端子I/Oに接続される負荷の等価容量
(一般に50pFから200pF)で遅延する遅延量に
相当する遅延量をあらかじめ設定してあるので、検査時
と実使用時のデータの遅延差を少なくすることが出来
る。
【0038】次に本発明の第2の実施例を説明する。
【0039】第2の実施例の回路図を示した図3および
その動作説明用タイミングチャートを示した図4を参照
すると、第1の実施例との相違点は、第1の実施例にお
ける双方向入出力バッファ2aから遅延素子24を削除
して3ステート出力バッファ23の入力端が内部回路1
の信号出力端O2に直接接続されていることである。
その動作説明用タイミングチャートを示した図4を参照
すると、第1の実施例との相違点は、第1の実施例にお
ける双方向入出力バッファ2aから遅延素子24を削除
して3ステート出力バッファ23の入力端が内部回路1
の信号出力端O2に直接接続されていることである。
【0040】それ以外の構成要素は第1の実施例と同様
であり、同一構成要素には同一の符号を付して、説明は
省略する。
であり、同一構成要素には同一の符号を付して、説明は
省略する。
【0041】第2の実施例の構成によれば、双方向入出
力バッファ2bは、出力データS2を3ステート出力バ
ッファ21、外部入出力端子I/Oおよび3ステート入
力バッファ22からなる信号伝達経路から再び内部1に
取り込むときのバイパス手段として、第1の実施例で用
いた信号遅延素子24および3ステート出力バッファ2
3からなる信号伝達経路から信号遅延素子24を削除し
て3ステート出力バッファ23のみを経由するようにし
たので、双方向制御信号S1がハイレベル(A点〜E
点)で、テストモード切替信号S3もハイレベル(C点
〜E点)の期間は、AND回路25がハイレベルになる
から3ステート出力バッファ23もデータ出力状態にな
り、出力データS2のD2は元のデータに対して3ステ
ート出力バッファ23の素子遅延のみで、3ステート出
力バッファ23を経由して入力端子I1から内部回路1
に取り込まれる。
力バッファ2bは、出力データS2を3ステート出力バ
ッファ21、外部入出力端子I/Oおよび3ステート入
力バッファ22からなる信号伝達経路から再び内部1に
取り込むときのバイパス手段として、第1の実施例で用
いた信号遅延素子24および3ステート出力バッファ2
3からなる信号伝達経路から信号遅延素子24を削除し
て3ステート出力バッファ23のみを経由するようにし
たので、双方向制御信号S1がハイレベル(A点〜E
点)で、テストモード切替信号S3もハイレベル(C点
〜E点)の期間は、AND回路25がハイレベルになる
から3ステート出力バッファ23もデータ出力状態にな
り、出力データS2のD2は元のデータに対して3ステ
ート出力バッファ23の素子遅延のみで、3ステート出
力バッファ23を経由して入力端子I1から内部回路1
に取り込まれる。
【0042】このときもAND回路25出力がインバー
タ26で反転されてロウレベルになるから3ステート入
力バッファ22はハイインピーダンス状態にあり、3ス
テート出力バッファ23から出力された出力データは負
荷容量3の影響を受けることはない。
タ26で反転されてロウレベルになるから3ステート入
力バッファ22はハイインピーダンス状態にあり、3ス
テート出力バッファ23から出力された出力データは負
荷容量3の影響を受けることはない。
【0043】したがって、第1の実施例と同様にこのC
点〜E点期間を検査期間とすることにより、この双方向
入出力バッファ2bを内蔵した半導体集積回路装置の電
気的特性を検査するとき実使用状態と同じ伝達速度には
ならないが、外部入出力端子I/Oに接続される検査装
置の負荷容量による信号遅延の影響を受けずに検査する
ことは出来る。
点〜E点期間を検査期間とすることにより、この双方向
入出力バッファ2bを内蔵した半導体集積回路装置の電
気的特性を検査するとき実使用状態と同じ伝達速度には
ならないが、外部入出力端子I/Oに接続される検査装
置の負荷容量による信号遅延の影響を受けずに検査する
ことは出来る。
【0044】
【発明の効果】上述したように、本発明の半導体集積回
路における双方向入出力バッファは、出力データを3ス
テート出力バッファ、外部入出力端子および3ステート
入力バッファからなる信号伝達経路から再び内部回路に
取り込むときのバイパス手段として、内部回路のデータ
出力端子とデータ入力端子との間に遅延素子および3ス
テート出力バッファからなる信号伝達経路を設けたの
で、この双方向入出力バッファを内蔵した半導体集積回
路装置の電気的特性を検査するときに、バイパス手段を
介して内部回路に戻すデータ出力は、外部入出力端子に
接続される検査装置の等価負荷容量(一般に10pFか
ら数10pF)による信号遅延の影響を受けずに検査す
ることが出来る。
路における双方向入出力バッファは、出力データを3ス
テート出力バッファ、外部入出力端子および3ステート
入力バッファからなる信号伝達経路から再び内部回路に
取り込むときのバイパス手段として、内部回路のデータ
出力端子とデータ入力端子との間に遅延素子および3ス
テート出力バッファからなる信号伝達経路を設けたの
で、この双方向入出力バッファを内蔵した半導体集積回
路装置の電気的特性を検査するときに、バイパス手段を
介して内部回路に戻すデータ出力は、外部入出力端子に
接続される検査装置の等価負荷容量(一般に10pFか
ら数10pF)による信号遅延の影響を受けずに検査す
ることが出来る。
【0045】また、遅延素子は実使用状態のときに外部
入出力端子に接続される負荷の等価容量(一般に50p
Fから200pF)で遅延する遅延量に相当する遅延量
をあらかじめ設定してあるので、検査時と実使用時のデ
ータの遅延差を少なくすることが出来る。
入出力端子に接続される負荷の等価容量(一般に50p
Fから200pF)で遅延する遅延量に相当する遅延量
をあらかじめ設定してあるので、検査時と実使用時のデ
ータの遅延差を少なくすることが出来る。
【0046】さらに、遅延素子を使用せず3ステート出
オ力バッファのみによるバイパスであっても、実使用状
態と同じ伝達速度にはならないが、外部入出力端子に接
続される検査装置の負荷容量による信号遅延の影響を受
けずに検査することが出来る。
オ力バッファのみによるバイパスであっても、実使用状
態と同じ伝達速度にはならないが、外部入出力端子に接
続される検査装置の負荷容量による信号遅延の影響を受
けずに検査することが出来る。
【図1】本発明の第1の実施例の双方向入出バッファの
回路図である。
回路図である。
【図2】第1の実施例の動作説明用タイミングチャート
である。
である。
【図3】本発明の第2の実施例の双方向入出バッファの
回路図である。
回路図である。
【図4】第2の実施例の動作説明用タイミングチャート
である。
である。
【図5】 (a)従来の双方向入出バッファの回路図である。 (b)3ステート出力バッファの一例を示す回路図であ
る。
る。
1 内部回路 2a,2b,2c 3ステート出力バッファ 21,23 3ステート入力バッファ 24 信号遅延素子 25 AND回路 26 インバータ I/O 外部入出力端子 I1 入力信号の入力端子 O1 双方向制御信号の出力端子 O2 出力データの出力端子 O3 テストモード切替信号の出力端子 S1 双方向制御信号 S2 出力データ S3 テストモード切替信号 S4 入力信号
Claims (3)
- 【請求項1】 内部回路の信号出力端から供給される出
力データを外部入出力端子に出力するときに、双方向制
御信号に応答して論理レベルのハイレベル出力状態、論
理レベルのロウレベル出力状態または出力を遮断するハ
イインピーダンス状態のいずれかを出力する第1の3ス
テート出力バッファとこの3ステート出力バッファから
出力された前記データまたは前記外部入出力端子に供給
される外部入力信号を前記内部回路の信号入力端に取り
込む入力バッファとからなり、前記第1の3ステート出
力バッファの出力端と前記入力バッファの入力端と前記
外部入出力端子とが共通接続され、前記双方向制御信号
がアクティブ状態のときに前記内部回路から供給される
テストモード切替信号に応答して前記出力データが前記
第1の3ステート出力バッファと前記外部入出力端子と
前記入力バッファとをバイパスして前記内部回路の信号
入力端に供給されるバイパス手段を備えた双方向入出力
バッファにおいて、前記バイパス手段は、前記入力バッ
ファが3ステート入力バッファであって、前記内部回路
の前記信号出力端および第2の3ステート出力バッファ
の入力端の間に所定の遅延量を有する信号遅延素子が挿
入され、前記第2の3ステート出力バッファの出力端は
前記内部回路の前記信号入力端に接続され、前記第2の
3ステート出力バッファの制御入力端には、前記内部回
路の双方向制御信号出力端に一方の入力端が接続され他
方の入力端が前記内部回路のテストモード切替信号出力
端に接続される論理回路の出力端が接続され、この論理
回路の出力端がさらにインバータを介して前記3ステー
ト入力バッファの制御端子に接続された構成を有するこ
とを特徴とする双方向入出力バッファ。 - 【請求項2】 前記信号遅延素子の所定の遅延量は、前
記外部入出力端子に外部負荷が接続されたときに前記第
1の3ステート出力バッファと前記外部入出力端子と前
記3ステート入力バッファとを経由する信号経路で生じ
る信号遅延量に等しい値であることを特徴とする請求項
1記載の双方向入出力バッファ。 - 【請求項3】 前記バイパス手段は、前記第2の3ステ
ート出力バッファの入力端が前記内部回路の信号出力端
に直接接続されてなる請求項1記載の双方向入出力バッ
ファ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7155810A JP2785748B2 (ja) | 1995-06-22 | 1995-06-22 | 双方向入出力バッファ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7155810A JP2785748B2 (ja) | 1995-06-22 | 1995-06-22 | 双方向入出力バッファ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH098641A JPH098641A (ja) | 1997-01-10 |
JP2785748B2 true JP2785748B2 (ja) | 1998-08-13 |
Family
ID=15613969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7155810A Expired - Lifetime JP2785748B2 (ja) | 1995-06-22 | 1995-06-22 | 双方向入出力バッファ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2785748B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4854456B2 (ja) * | 2006-10-04 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体集積回路及び試験方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0590945A (ja) * | 1991-08-12 | 1993-04-09 | Fujitsu Ltd | 双方向バツフア回路 |
-
1995
- 1995-06-22 JP JP7155810A patent/JP2785748B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH098641A (ja) | 1997-01-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |