JPH052056A - 出力回路 - Google Patents
出力回路Info
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- JPH052056A JPH052056A JP3181830A JP18183091A JPH052056A JP H052056 A JPH052056 A JP H052056A JP 3181830 A JP3181830 A JP 3181830A JP 18183091 A JP18183091 A JP 18183091A JP H052056 A JPH052056 A JP H052056A
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- Japan
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- signal
- gate
- circuit
- latch circuit
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Abstract
(57)【要約】
【目的】 多数の出力回路が設けられている場合に、出
力回路の検査時間を従来に比して短縮することができて
検査コストを低減できる出力回路を提供することを目的
とする。 【構成】 出力回路Ｐ00〜Ｐ07は、いずれも出力バッフ
ァ３、モードレジスタ２ａ及び出力ラッチ回路２ｂによ
り構成されている。これらのモードレジスタ２ａ及び出
力ラッチ回路２ｂは、リセット信号ＲＳＴによりその出
力信号１ａ，１ｂがロウレベルになる。その後、テスト
信号ＴＥＳＴＯがハイレベルになると、モードレジスタ
２ａの出力信号１ａはハイレベルになり、出力バッファ
３の出力信号１ｂはロウレベルになる。更に、テスト信
号ＴＥＳＴＤがハイレベルになると、出力ラッチ回路２
ｂの出力信号１ｂがハイレベルになり、出力バッファ３
の出力信号１ｂはハイレベルになる。
力回路の検査時間を従来に比して短縮することができて
検査コストを低減できる出力回路を提供することを目的
とする。 【構成】 出力回路Ｐ00〜Ｐ07は、いずれも出力バッフ
ァ３、モードレジスタ２ａ及び出力ラッチ回路２ｂによ
り構成されている。これらのモードレジスタ２ａ及び出
力ラッチ回路２ｂは、リセット信号ＲＳＴによりその出
力信号１ａ，１ｂがロウレベルになる。その後、テスト
信号ＴＥＳＴＯがハイレベルになると、モードレジスタ
２ａの出力信号１ａはハイレベルになり、出力バッファ
３の出力信号１ｂはロウレベルになる。更に、テスト信
号ＴＥＳＴＤがハイレベルになると、出力ラッチ回路２
ｂの出力信号１ｂがハイレベルになり、出力バッファ３
の出力信号１ｂはハイレベルになる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に設けら
れた出力回路に関し、特にテスト機能を備えた出力回路
に関する。
れた出力回路に関し、特にテスト機能を備えた出力回路
に関する。
【０００２】
【従来の技術】一般的に、マイクロコンピュータに内蔵
された出力回路は、８個の出力回路で１つの出力ポート
を構成しており、中央演算処置装置（以下、ＣＰＵとい
う）からの信号により所定の信号を外部に出力するよう
になっている。
された出力回路は、８個の出力回路で１つの出力ポート
を構成しており、中央演算処置装置（以下、ＣＰＵとい
う）からの信号により所定の信号を外部に出力するよう
になっている。
【０００３】図３は従来のマイクロコンピュータに内蔵
された出力回路を示す回路図である。
された出力回路を示す回路図である。
【０００４】出力回路Ｐ00〜Ｐ07により１つの出力ポー
トが構成されている。各出力回路Ｐ00〜Ｐ07は、いずれ
も出力バッファ２３、モードレジスタ２２ａ及び出力ラ
ッチ回路２２ｂにより構成されている。そして、出力回
路Ｐ00〜Ｐ07の各出力バッファ２３の出力端は、夫々出
力端子Ｏ0 〜Ｏ7 に接続されている。
トが構成されている。各出力回路Ｐ00〜Ｐ07は、いずれ
も出力バッファ２３、モードレジスタ２２ａ及び出力ラ
ッチ回路２２ｂにより構成されている。そして、出力回
路Ｐ00〜Ｐ07の各出力バッファ２３の出力端は、夫々出
力端子Ｏ0 〜Ｏ7 に接続されている。
【０００５】モードレジスタ２２ａは、ＮＯＲゲート２
４、トランスファゲート３２，３３及びインバータ２
５，２６により構成されている。即ち、インバータ２６
の入力端及びトランスファゲート３３のゲートには書き
込み信号ＷＲＯが与えられるようになっている。また、
インバータ２６の出力はトランスファゲート３２のゲー
トに与えられるようになっている。
４、トランスファゲート３２，３３及びインバータ２
５，２６により構成されている。即ち、インバータ２６
の入力端及びトランスファゲート３３のゲートには書き
込み信号ＷＲＯが与えられるようになっている。また、
インバータ２６の出力はトランスファゲート３２のゲー
トに与えられるようになっている。
【０００６】インバータ２５の入力端には内部バスＢＵ
Ｓからトランスファゲート３３を介してデータが与えら
れる。このインバータ２５の出力はＮＯＲゲート２４の
一方の入力端に与えられ、このＮＯＲゲート２４の他方
の入力端にはリセット信号ＲＳＴが与えられるようにな
っている。そして、このＮＯＲゲート２４の出力は、出
力バッファ２３の制御端子に与えられると共に、トラン
スファゲート３２を介してインバータ２５の入力端に与
えられる。
Ｓからトランスファゲート３３を介してデータが与えら
れる。このインバータ２５の出力はＮＯＲゲート２４の
一方の入力端に与えられ、このＮＯＲゲート２４の他方
の入力端にはリセット信号ＲＳＴが与えられるようにな
っている。そして、このＮＯＲゲート２４の出力は、出
力バッファ２３の制御端子に与えられると共に、トラン
スファゲート３２を介してインバータ２５の入力端に与
えられる。
【０００７】一方、出力ラッチ回路２２ｂは、インバー
タ２７〜２９及びトランスファゲート３０，３１により
構成されている。即ち、インバータ２９の入力端及びト
ランスファゲート３１のゲートには、書き込み信号ＷＲ
Ｄが与えられるようになっている。このインバータ２９
の出力はトランスファゲート３０のゲートに与えられる
ようになっている。また、インバータ２８には、トラン
スファゲート３１を介して内部バスＢＵＳからデータが
与えられるようになっている。
タ２７〜２９及びトランスファゲート３０，３１により
構成されている。即ち、インバータ２９の入力端及びト
ランスファゲート３１のゲートには、書き込み信号ＷＲ
Ｄが与えられるようになっている。このインバータ２９
の出力はトランスファゲート３０のゲートに与えられる
ようになっている。また、インバータ２８には、トラン
スファゲート３１を介して内部バスＢＵＳからデータが
与えられるようになっている。
【０００８】インバータ２７，２８及びトランスファゲ
ート３０はラッチ回路を構成しており、このラッチ回路
の出力は、出力バッファ２３の入力端に与えられるよう
になっている。
ート３０はラッチ回路を構成しており、このラッチ回路
の出力は、出力バッファ２３の入力端に与えられるよう
になっている。
【０００９】次に、上述の出力回路の動作について説明
する。
する。
【００１０】ＣＰＵからデータ出力命令が出力される
と、出力ラッチ回路２２ｂに与えられる書き込み信号Ｗ
ＲＤにより、内部バスＢＵＳのデータが出力ラッチ回路
２２ｂに書き込まれる。
と、出力ラッチ回路２２ｂに与えられる書き込み信号Ｗ
ＲＤにより、内部バスＢＵＳのデータが出力ラッチ回路
２２ｂに書き込まれる。
【００１１】次に、書き込み信号ＷＲＯにより、内部バ
スＢＵＳからモードレジスタ２２ａにデータが書き込ま
れる。この書き込まれたデータがハイレベルなら、モー
ドレジスタ２２ａの出力信号２１ａもハイレベルとな
り、出力バッファ２３は、出力ラッチ回路２２ｂの出力
信号２１ｂに基づくハイレベル又はロウレベルの出力信
号２１ｃを出力端子にＯ0 に出力する。
スＢＵＳからモードレジスタ２２ａにデータが書き込ま
れる。この書き込まれたデータがハイレベルなら、モー
ドレジスタ２２ａの出力信号２１ａもハイレベルとな
り、出力バッファ２３は、出力ラッチ回路２２ｂの出力
信号２１ｂに基づくハイレベル又はロウレベルの出力信
号２１ｃを出力端子にＯ0 に出力する。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力回路においては、各出力回路のテストを実
施しようとすると、ポート毎に出力命令を実行して、各
ポートの出力レベルを判定する必要があり、ポートの数
が多い場合にテスト時間が長くなるという欠点がある。
このため、集積回路の検査コストが増大するという問題
点がある。
た従来の出力回路においては、各出力回路のテストを実
施しようとすると、ポート毎に出力命令を実行して、各
ポートの出力レベルを判定する必要があり、ポートの数
が多い場合にテスト時間が長くなるという欠点がある。
このため、集積回路の検査コストが増大するという問題
点がある。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、出力回路が多数設けられている場合におい
ても、出力回路の検査を短時間で実施することができる
出力回路を提供することを目的とする。
のであって、出力回路が多数設けられている場合におい
ても、出力回路の検査を短時間で実施することができる
出力回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る出力回路
は、出力バッファと、この出力バッファの出力状態を制
御するモードレジスタと、前記出力バッファに与えるデ
ータを保持する出力ラッチ回路とを有し、前記モードレ
ジスタ及び前記出力ラッチ回路はリセット信号によりリ
セットされ、テスト信号により選択的にセットされるこ
とを特徴とする。
は、出力バッファと、この出力バッファの出力状態を制
御するモードレジスタと、前記出力バッファに与えるデ
ータを保持する出力ラッチ回路とを有し、前記モードレ
ジスタ及び前記出力ラッチ回路はリセット信号によりリ
セットされ、テスト信号により選択的にセットされるこ
とを特徴とする。
【００１５】
【作用】本発明においては、リセット信号によりモード
レジスタ及び出力ラッチ回路をリセットすることができ
ると共に、テスト信号によりこのモードレジスタ及び出
力ラッチ回路を選択的にセットすることができるように
なっている。従って、テストを実施しようとする場合
は、先ず、リセット信号によりモードレジスタ及び出力
ラッチ回路をリセットすることにより、モードレジスタ
及び出力ラッチ回路の出力をロウレベル（又は、ハイレ
ベル）にする。次いで、テスト信号によりモードレジス
タ及び出力ラッチ回路を選択的にセットすることによ
り、出力バッファの出力をハイレベル（又は、ロウレベ
ル）にする。この場合に、複数の出力回路に同時にこれ
らの信号を出力することが可能であり、複数の出力回路
を同時にテストすることができる。
レジスタ及び出力ラッチ回路をリセットすることができ
ると共に、テスト信号によりこのモードレジスタ及び出
力ラッチ回路を選択的にセットすることができるように
なっている。従って、テストを実施しようとする場合
は、先ず、リセット信号によりモードレジスタ及び出力
ラッチ回路をリセットすることにより、モードレジスタ
及び出力ラッチ回路の出力をロウレベル（又は、ハイレ
ベル）にする。次いで、テスト信号によりモードレジス
タ及び出力ラッチ回路を選択的にセットすることによ
り、出力バッファの出力をハイレベル（又は、ロウレベ
ル）にする。この場合に、複数の出力回路に同時にこれ
らの信号を出力することが可能であり、複数の出力回路
を同時にテストすることができる。
【００１６】なお、本発明をマイクロコンピュータシス
テムに適用する場合は、前記リセット信号は中央演算処
理装置（ＣＰＵ）をリセットするためのリセット信号を
使用すればよく、前記テスト信号はＣＰＵから出力する
ようにすればよい。
テムに適用する場合は、前記リセット信号は中央演算処
理装置（ＣＰＵ）をリセットするためのリセット信号を
使用すればよく、前記テスト信号はＣＰＵから出力する
ようにすればよい。
【００１７】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１８】図１は本発明の実施例に係る出力回路を示
す回路図である。
す回路図である。
【００１９】出力回路Ｐ00〜Ｐ07は、いずれも出力バッ
ファ３、モードレジスタ２ａ及び出力ラッチ回路２ｂに
より構成されている。そして、これらの出力回路Ｐ00〜
Ｐ07により１つの出力ポートが構成されており、各出力
回路Ｐ00〜Ｐ07の出力バッファ３は夫々出力端子Ｏ0 〜
Ｏ7 に接続されている。なお、図２に示すように、複数
のポートＰ0 〜Ｐ7 が、同様に内部バスＢＵＳ及び各信
号の配線に接続されている。
ファ３、モードレジスタ２ａ及び出力ラッチ回路２ｂに
より構成されている。そして、これらの出力回路Ｐ00〜
Ｐ07により１つの出力ポートが構成されており、各出力
回路Ｐ00〜Ｐ07の出力バッファ３は夫々出力端子Ｏ0 〜
Ｏ7 に接続されている。なお、図２に示すように、複数
のポートＰ0 〜Ｐ7 が、同様に内部バスＢＵＳ及び各信
号の配線に接続されている。
【００２０】モードレジスタ２ａはＮＯＲゲート４，
５、インバータ１２及びトランスファゲート１０，１１
により構成されている。即ち、インバータ１２の入力端
及びトランスファゲート１１のゲートには書き込み信号
ＷＲＯが与えられるようになっている。また、インバー
タ１２の出力はトランスファゲート１０のゲートに与え
られるようになっている。
５、インバータ１２及びトランスファゲート１０，１１
により構成されている。即ち、インバータ１２の入力端
及びトランスファゲート１１のゲートには書き込み信号
ＷＲＯが与えられるようになっている。また、インバー
タ１２の出力はトランスファゲート１０のゲートに与え
られるようになっている。
【００２１】ＮＯＲゲート４の一方の入力端にはトラン
スファゲート１１を介して内部バスＢＵＳからデータが
与えられる。また、ＮＯＲゲート４の他方の入力端には
テスト信号ＴＥＳＴＯが与えられるようになっており、
このＮＯＲゲート４の出力はＮＯＲゲート５の一方の入
力端に接続されている。このＮＯＲゲート５の他方の入
力端にはリセット信号ＲＳＴが与えられるようになって
いる。また、このＮＯＲゲート５の出力は、出力バッフ
ァ３の制御端子に与えられると共に、トランスファゲー
ト１０を介してＮＯＲゲート４の前記一方の入力端に与
えられる。
スファゲート１１を介して内部バスＢＵＳからデータが
与えられる。また、ＮＯＲゲート４の他方の入力端には
テスト信号ＴＥＳＴＯが与えられるようになっており、
このＮＯＲゲート４の出力はＮＯＲゲート５の一方の入
力端に接続されている。このＮＯＲゲート５の他方の入
力端にはリセット信号ＲＳＴが与えられるようになって
いる。また、このＮＯＲゲート５の出力は、出力バッフ
ァ３の制御端子に与えられると共に、トランスファゲー
ト１０を介してＮＯＲゲート４の前記一方の入力端に与
えられる。
【００２２】一方、出力ラッチ回路２ｂは、ＮＯＲゲー
ト７、ＡＮＤゲートとＮＯＲゲートとの複合ゲート６、
インバータ１３及びトランスファゲート８，９により構
成されている。即ち、インバータ１３の入力端及びトラ
ンスファゲート９のゲートには書き込み信号ＷＲＤが与
えられるようになっている。このインバータ１３の出力
はトランスファゲート８のゲートに与えられる。
ト７、ＡＮＤゲートとＮＯＲゲートとの複合ゲート６、
インバータ１３及びトランスファゲート８，９により構
成されている。即ち、インバータ１３の入力端及びトラ
ンスファゲート９のゲートには書き込み信号ＷＲＤが与
えられるようになっている。このインバータ１３の出力
はトランスファゲート８のゲートに与えられる。
【００２３】また、複合ゲート６のＡＮＤゲート部には
テスト信号ＴＥＳＴＯ，ＴＥＳＴＤが与えられるように
なっている。更に、この複合ゲート６のＮＯＲゲート部
には、トランスファゲート９を介して内部バスＢＵＳか
らデータが与えられるようになっている。更にまた、こ
の複合ゲート６の出力はＮＯＲゲート７の一方の入力端
に与えられる。このＮＯＲゲート７の他方の入力端には
リセット信号ＲＳＴが与えられるようになっている。そ
して、このＮＯＲゲート７の出力は出力バッファ３に与
えられると共に、トランスファゲート８を介して複合ゲ
ート６のＮＯＲゲート部に与えられるようになってい
る。
テスト信号ＴＥＳＴＯ，ＴＥＳＴＤが与えられるように
なっている。更に、この複合ゲート６のＮＯＲゲート部
には、トランスファゲート９を介して内部バスＢＵＳか
らデータが与えられるようになっている。更にまた、こ
の複合ゲート６の出力はＮＯＲゲート７の一方の入力端
に与えられる。このＮＯＲゲート７の他方の入力端には
リセット信号ＲＳＴが与えられるようになっている。そ
して、このＮＯＲゲート７の出力は出力バッファ３に与
えられると共に、トランスファゲート８を介して複合ゲ
ート６のＮＯＲゲート部に与えられるようになってい
る。
【００２４】次に、本実施例に係る出力回路の検査時の
動作について説明する。なお、通常動作時においては、
テスト信号ＴＥＳＴＯ，ＴＥＳＴＤをいずれもロウレベ
ルとしておくことにより、図３に示す従来の出力回路と
同様に動作する。
動作について説明する。なお、通常動作時においては、
テスト信号ＴＥＳＴＯ，ＴＥＳＴＤをいずれもロウレベ
ルとしておくことにより、図３に示す従来の出力回路と
同様に動作する。
【００２５】先ず、ＣＰＵを初期化するためのリセット
信号ＲＳＴが与えられると、モードレジスタ２ａ及び出
力ラッチ回路２ｂはリセットされ、これらのモードレジ
スタ２ａの出力信号１ａ及び出力ラッチ回路２ｂの出力
信号１ｂはいずれもロウレベルになる。
信号ＲＳＴが与えられると、モードレジスタ２ａ及び出
力ラッチ回路２ｂはリセットされ、これらのモードレジ
スタ２ａの出力信号１ａ及び出力ラッチ回路２ｂの出力
信号１ｂはいずれもロウレベルになる。
【００２６】次に、ＣＰＵが出力するテスト信号ＴＥＳ
ＴＯがハイレベルになると、ＮＯＲゲート４の出力はロ
ウレベルになり、ＮＯＲゲート５の出力はハイレベルに
なる。これにより、信号１ａがハイレベルになる。そう
すると、出力バッファ３は、出力ラッチ回路２ｂの出力
信号１ｂと同レベルの信号を出力信号１ｃとして出力端
子Ｏ0 に出力する。この場合に出力ラッチ回路２ｂはリ
セットされたままであるので、出力信号１ｃはロウレベ
ルである。
ＴＯがハイレベルになると、ＮＯＲゲート４の出力はロ
ウレベルになり、ＮＯＲゲート５の出力はハイレベルに
なる。これにより、信号１ａがハイレベルになる。そう
すると、出力バッファ３は、出力ラッチ回路２ｂの出力
信号１ｂと同レベルの信号を出力信号１ｃとして出力端
子Ｏ0 に出力する。この場合に出力ラッチ回路２ｂはリ
セットされたままであるので、出力信号１ｃはロウレベ
ルである。
【００２７】次いで、テスト信号ＴＥＳＴＯ，ＴＥＳＴ
Ｄをいずれもハイレベルにすると、複合ゲート６の出力
はロウレベルになりＮＯＲゲート７の出力信号１ｂはハ
イレベルになる。これにより、出力バッファ３は、出力
信号１ｃとして、出力端子Ｏ0 にハイレベルを出力す
る。
Ｄをいずれもハイレベルにすると、複合ゲート６の出力
はロウレベルになりＮＯＲゲート７の出力信号１ｂはハ
イレベルになる。これにより、出力バッファ３は、出力
信号１ｃとして、出力端子Ｏ0 にハイレベルを出力す
る。
【００２８】本実施例においては、ＣＰＵから与えられ
るテスト信号ＴＥＳＴＯ，ＴＥＳＴＤに基づいて、複数
のポートの出力を同時に検査することができるため、検
査時間を従来に比して大幅に短縮することができる。こ
れにより、半導体集積回路の検査コストを従来に比して
著しく低減できる。
るテスト信号ＴＥＳＴＯ，ＴＥＳＴＤに基づいて、複数
のポートの出力を同時に検査することができるため、検
査時間を従来に比して大幅に短縮することができる。こ
れにより、半導体集積回路の検査コストを従来に比して
著しく低減できる。
【００２９】
【発明の効果】以上説明したように本発明においては、
モードレジスタ及び出力ラッチ回路をリセット信号によ
りリセットし、テスト信号によリ選択的にセットできる
から、複数の出力回路を同時に検査することができる。
このため、検査時間を従来に比して著しく短縮すること
ができると共に、検査コストを低減できるという効果を
奏する。
モードレジスタ及び出力ラッチ回路をリセット信号によ
りリセットし、テスト信号によリ選択的にセットできる
から、複数の出力回路を同時に検査することができる。
このため、検査時間を従来に比して著しく短縮すること
ができると共に、検査コストを低減できるという効果を
奏する。
【図１】本発明の実施例に係る出力回路を示す回路図で
ある。
ある。
【図２】複数のポートの接続を示す回路図である。
【図３】従来の出力回路を示す回路図である。
【符号の説明】
２ａ，２２ａ；モードレジスタ
２ｂ，２２ｂ；出力ラッチ回路
３，２３；出力バッファ
４，５，７，２４；ＮＯＲゲート
１２，１３，２５〜２９；インバータ
８〜１１，３０〜３３；トランスファゲート
Claims (2)
- 【請求項１】 出力バッファと、この出力バッファの出
力状態を制御するモードレジスタと、前記出力バッファ
に与えるデータを保持する出力ラッチ回路とを有し、前
記モードレジスタ及び前記出力ラッチ回路はリセット信
号によりリセットされ、テスト信号により選択的にセッ
トされることを特徴とする出力回路。 - 【請求項２】 前記テスト信号は中央演算処理装置から
出力される信号であり、前記リセット信号は前記中央演
算処理装置をリセットする信号であることを特徴とする
請求項１に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181830A JPH052056A (ja) | 1991-06-26 | 1991-06-26 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181830A JPH052056A (ja) | 1991-06-26 | 1991-06-26 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052056A true JPH052056A (ja) | 1993-01-08 |
Family
ID=16107568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181830A Pending JPH052056A (ja) | 1991-06-26 | 1991-06-26 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052056A (ja) |
-
1991
- 1991-06-26 JP JP3181830A patent/JPH052056A/ja active Pending
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