JPH052056A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH052056A JPH052056A JP3181830A JP18183091A JPH052056A JP H052056 A JPH052056 A JP H052056A JP 3181830 A JP3181830 A JP 3181830A JP 18183091 A JP18183091 A JP 18183091A JP H052056 A JPH052056 A JP H052056A
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- signal
- gate
- circuit
- latch circuit
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Abstract
(57)【要約】
【目的】 多数の出力回路が設けられている場合に、出
力回路の検査時間を従来に比して短縮することができて
検査コストを低減できる出力回路を提供することを目的
とする。 【構成】 出力回路P00〜P07は、いずれも出力バッフ
ァ3、モードレジスタ2a及び出力ラッチ回路2bによ
り構成されている。これらのモードレジスタ2a及び出
力ラッチ回路2bは、リセット信号RSTによりその出
力信号1a,1bがロウレベルになる。その後、テスト
信号TESTOがハイレベルになると、モードレジスタ
2aの出力信号1aはハイレベルになり、出力バッファ
3の出力信号1bはロウレベルになる。更に、テスト信
号TESTDがハイレベルになると、出力ラッチ回路2
bの出力信号1bがハイレベルになり、出力バッファ3
の出力信号1bはハイレベルになる。
力回路の検査時間を従来に比して短縮することができて
検査コストを低減できる出力回路を提供することを目的
とする。 【構成】 出力回路P00〜P07は、いずれも出力バッフ
ァ3、モードレジスタ2a及び出力ラッチ回路2bによ
り構成されている。これらのモードレジスタ2a及び出
力ラッチ回路2bは、リセット信号RSTによりその出
力信号1a,1bがロウレベルになる。その後、テスト
信号TESTOがハイレベルになると、モードレジスタ
2aの出力信号1aはハイレベルになり、出力バッファ
3の出力信号1bはロウレベルになる。更に、テスト信
号TESTDがハイレベルになると、出力ラッチ回路2
bの出力信号1bがハイレベルになり、出力バッファ3
の出力信号1bはハイレベルになる。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に設けら
れた出力回路に関し、特にテスト機能を備えた出力回路
に関する。
れた出力回路に関し、特にテスト機能を備えた出力回路
に関する。
【0002】
【従来の技術】一般的に、マイクロコンピュータに内蔵
された出力回路は、8個の出力回路で1つの出力ポート
を構成しており、中央演算処置装置(以下、CPUとい
う)からの信号により所定の信号を外部に出力するよう
になっている。
された出力回路は、8個の出力回路で1つの出力ポート
を構成しており、中央演算処置装置(以下、CPUとい
う)からの信号により所定の信号を外部に出力するよう
になっている。
【0003】図3は従来のマイクロコンピュータに内蔵
された出力回路を示す回路図である。
された出力回路を示す回路図である。
【0004】出力回路P00〜P07により1つの出力ポー
トが構成されている。各出力回路P00〜P07は、いずれ
も出力バッファ23、モードレジスタ22a及び出力ラ
ッチ回路22bにより構成されている。そして、出力回
路P00〜P07の各出力バッファ23の出力端は、夫々出
力端子O0 〜O7 に接続されている。
トが構成されている。各出力回路P00〜P07は、いずれ
も出力バッファ23、モードレジスタ22a及び出力ラ
ッチ回路22bにより構成されている。そして、出力回
路P00〜P07の各出力バッファ23の出力端は、夫々出
力端子O0 〜O7 に接続されている。
【0005】モードレジスタ22aは、NORゲート2
4、トランスファゲート32,33及びインバータ2
5,26により構成されている。即ち、インバータ26
の入力端及びトランスファゲート33のゲートには書き
込み信号WROが与えられるようになっている。また、
インバータ26の出力はトランスファゲート32のゲー
トに与えられるようになっている。
4、トランスファゲート32,33及びインバータ2
5,26により構成されている。即ち、インバータ26
の入力端及びトランスファゲート33のゲートには書き
込み信号WROが与えられるようになっている。また、
インバータ26の出力はトランスファゲート32のゲー
トに与えられるようになっている。
【0006】インバータ25の入力端には内部バスBU
Sからトランスファゲート33を介してデータが与えら
れる。このインバータ25の出力はNORゲート24の
一方の入力端に与えられ、このNORゲート24の他方
の入力端にはリセット信号RSTが与えられるようにな
っている。そして、このNORゲート24の出力は、出
力バッファ23の制御端子に与えられると共に、トラン
スファゲート32を介してインバータ25の入力端に与
えられる。
Sからトランスファゲート33を介してデータが与えら
れる。このインバータ25の出力はNORゲート24の
一方の入力端に与えられ、このNORゲート24の他方
の入力端にはリセット信号RSTが与えられるようにな
っている。そして、このNORゲート24の出力は、出
力バッファ23の制御端子に与えられると共に、トラン
スファゲート32を介してインバータ25の入力端に与
えられる。
【0007】一方、出力ラッチ回路22bは、インバー
タ27〜29及びトランスファゲート30,31により
構成されている。即ち、インバータ29の入力端及びト
ランスファゲート31のゲートには、書き込み信号WR
Dが与えられるようになっている。このインバータ29
の出力はトランスファゲート30のゲートに与えられる
ようになっている。また、インバータ28には、トラン
スファゲート31を介して内部バスBUSからデータが
与えられるようになっている。
タ27〜29及びトランスファゲート30,31により
構成されている。即ち、インバータ29の入力端及びト
ランスファゲート31のゲートには、書き込み信号WR
Dが与えられるようになっている。このインバータ29
の出力はトランスファゲート30のゲートに与えられる
ようになっている。また、インバータ28には、トラン
スファゲート31を介して内部バスBUSからデータが
与えられるようになっている。
【0008】インバータ27,28及びトランスファゲ
ート30はラッチ回路を構成しており、このラッチ回路
の出力は、出力バッファ23の入力端に与えられるよう
になっている。
ート30はラッチ回路を構成しており、このラッチ回路
の出力は、出力バッファ23の入力端に与えられるよう
になっている。
【0009】次に、上述の出力回路の動作について説明
する。
する。
【0010】CPUからデータ出力命令が出力される
と、出力ラッチ回路22bに与えられる書き込み信号W
RDにより、内部バスBUSのデータが出力ラッチ回路
22bに書き込まれる。
と、出力ラッチ回路22bに与えられる書き込み信号W
RDにより、内部バスBUSのデータが出力ラッチ回路
22bに書き込まれる。
【0011】次に、書き込み信号WROにより、内部バ
スBUSからモードレジスタ22aにデータが書き込ま
れる。この書き込まれたデータがハイレベルなら、モー
ドレジスタ22aの出力信号21aもハイレベルとな
り、出力バッファ23は、出力ラッチ回路22bの出力
信号21bに基づくハイレベル又はロウレベルの出力信
号21cを出力端子にO0 に出力する。
スBUSからモードレジスタ22aにデータが書き込ま
れる。この書き込まれたデータがハイレベルなら、モー
ドレジスタ22aの出力信号21aもハイレベルとな
り、出力バッファ23は、出力ラッチ回路22bの出力
信号21bに基づくハイレベル又はロウレベルの出力信
号21cを出力端子にO0 に出力する。
【0012】
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力回路においては、各出力回路のテストを実
施しようとすると、ポート毎に出力命令を実行して、各
ポートの出力レベルを判定する必要があり、ポートの数
が多い場合にテスト時間が長くなるという欠点がある。
このため、集積回路の検査コストが増大するという問題
点がある。
た従来の出力回路においては、各出力回路のテストを実
施しようとすると、ポート毎に出力命令を実行して、各
ポートの出力レベルを判定する必要があり、ポートの数
が多い場合にテスト時間が長くなるという欠点がある。
このため、集積回路の検査コストが増大するという問題
点がある。
【0013】本発明はかかる問題点に鑑みてなされたも
のであって、出力回路が多数設けられている場合におい
ても、出力回路の検査を短時間で実施することができる
出力回路を提供することを目的とする。
のであって、出力回路が多数設けられている場合におい
ても、出力回路の検査を短時間で実施することができる
出力回路を提供することを目的とする。
【0014】
【課題を解決するための手段】本発明に係る出力回路
は、出力バッファと、この出力バッファの出力状態を制
御するモードレジスタと、前記出力バッファに与えるデ
ータを保持する出力ラッチ回路とを有し、前記モードレ
ジスタ及び前記出力ラッチ回路はリセット信号によりリ
セットされ、テスト信号により選択的にセットされるこ
とを特徴とする。
は、出力バッファと、この出力バッファの出力状態を制
御するモードレジスタと、前記出力バッファに与えるデ
ータを保持する出力ラッチ回路とを有し、前記モードレ
ジスタ及び前記出力ラッチ回路はリセット信号によりリ
セットされ、テスト信号により選択的にセットされるこ
とを特徴とする。
【0015】
【作用】本発明においては、リセット信号によりモード
レジスタ及び出力ラッチ回路をリセットすることができ
ると共に、テスト信号によりこのモードレジスタ及び出
力ラッチ回路を選択的にセットすることができるように
なっている。従って、テストを実施しようとする場合
は、先ず、リセット信号によりモードレジスタ及び出力
ラッチ回路をリセットすることにより、モードレジスタ
及び出力ラッチ回路の出力をロウレベル(又は、ハイレ
ベル)にする。次いで、テスト信号によりモードレジス
タ及び出力ラッチ回路を選択的にセットすることによ
り、出力バッファの出力をハイレベル(又は、ロウレベ
ル)にする。この場合に、複数の出力回路に同時にこれ
らの信号を出力することが可能であり、複数の出力回路
を同時にテストすることができる。
レジスタ及び出力ラッチ回路をリセットすることができ
ると共に、テスト信号によりこのモードレジスタ及び出
力ラッチ回路を選択的にセットすることができるように
なっている。従って、テストを実施しようとする場合
は、先ず、リセット信号によりモードレジスタ及び出力
ラッチ回路をリセットすることにより、モードレジスタ
及び出力ラッチ回路の出力をロウレベル(又は、ハイレ
ベル)にする。次いで、テスト信号によりモードレジス
タ及び出力ラッチ回路を選択的にセットすることによ
り、出力バッファの出力をハイレベル(又は、ロウレベ
ル)にする。この場合に、複数の出力回路に同時にこれ
らの信号を出力することが可能であり、複数の出力回路
を同時にテストすることができる。
【0016】なお、本発明をマイクロコンピュータシス
テムに適用する場合は、前記リセット信号は中央演算処
理装置(CPU)をリセットするためのリセット信号を
使用すればよく、前記テスト信号はCPUから出力する
ようにすればよい。
テムに適用する場合は、前記リセット信号は中央演算処
理装置(CPU)をリセットするためのリセット信号を
使用すればよく、前記テスト信号はCPUから出力する
ようにすればよい。
【0017】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【0018】図1は本発明の実施例に係る出力回路を示
す回路図である。
す回路図である。
【0019】出力回路P00〜P07は、いずれも出力バッ
ファ3、モードレジスタ2a及び出力ラッチ回路2bに
より構成されている。そして、これらの出力回路P00〜
P07により1つの出力ポートが構成されており、各出力
回路P00〜P07の出力バッファ3は夫々出力端子O0 〜
O7 に接続されている。なお、図2に示すように、複数
のポートP0 〜P7 が、同様に内部バスBUS及び各信
号の配線に接続されている。
ファ3、モードレジスタ2a及び出力ラッチ回路2bに
より構成されている。そして、これらの出力回路P00〜
P07により1つの出力ポートが構成されており、各出力
回路P00〜P07の出力バッファ3は夫々出力端子O0 〜
O7 に接続されている。なお、図2に示すように、複数
のポートP0 〜P7 が、同様に内部バスBUS及び各信
号の配線に接続されている。
【0020】モードレジスタ2aはNORゲート4,
5、インバータ12及びトランスファゲート10,11
により構成されている。即ち、インバータ12の入力端
及びトランスファゲート11のゲートには書き込み信号
WROが与えられるようになっている。また、インバー
タ12の出力はトランスファゲート10のゲートに与え
られるようになっている。
5、インバータ12及びトランスファゲート10,11
により構成されている。即ち、インバータ12の入力端
及びトランスファゲート11のゲートには書き込み信号
WROが与えられるようになっている。また、インバー
タ12の出力はトランスファゲート10のゲートに与え
られるようになっている。
【0021】NORゲート4の一方の入力端にはトラン
スファゲート11を介して内部バスBUSからデータが
与えられる。また、NORゲート4の他方の入力端には
テスト信号TESTOが与えられるようになっており、
このNORゲート4の出力はNORゲート5の一方の入
力端に接続されている。このNORゲート5の他方の入
力端にはリセット信号RSTが与えられるようになって
いる。また、このNORゲート5の出力は、出力バッフ
ァ3の制御端子に与えられると共に、トランスファゲー
ト10を介してNORゲート4の前記一方の入力端に与
えられる。
スファゲート11を介して内部バスBUSからデータが
与えられる。また、NORゲート4の他方の入力端には
テスト信号TESTOが与えられるようになっており、
このNORゲート4の出力はNORゲート5の一方の入
力端に接続されている。このNORゲート5の他方の入
力端にはリセット信号RSTが与えられるようになって
いる。また、このNORゲート5の出力は、出力バッフ
ァ3の制御端子に与えられると共に、トランスファゲー
ト10を介してNORゲート4の前記一方の入力端に与
えられる。
【0022】一方、出力ラッチ回路2bは、NORゲー
ト7、ANDゲートとNORゲートとの複合ゲート6、
インバータ13及びトランスファゲート8,9により構
成されている。即ち、インバータ13の入力端及びトラ
ンスファゲート9のゲートには書き込み信号WRDが与
えられるようになっている。このインバータ13の出力
はトランスファゲート8のゲートに与えられる。
ト7、ANDゲートとNORゲートとの複合ゲート6、
インバータ13及びトランスファゲート8,9により構
成されている。即ち、インバータ13の入力端及びトラ
ンスファゲート9のゲートには書き込み信号WRDが与
えられるようになっている。このインバータ13の出力
はトランスファゲート8のゲートに与えられる。
【0023】また、複合ゲート6のANDゲート部には
テスト信号TESTO,TESTDが与えられるように
なっている。更に、この複合ゲート6のNORゲート部
には、トランスファゲート9を介して内部バスBUSか
らデータが与えられるようになっている。更にまた、こ
の複合ゲート6の出力はNORゲート7の一方の入力端
に与えられる。このNORゲート7の他方の入力端には
リセット信号RSTが与えられるようになっている。そ
して、このNORゲート7の出力は出力バッファ3に与
えられると共に、トランスファゲート8を介して複合ゲ
ート6のNORゲート部に与えられるようになってい
る。
テスト信号TESTO,TESTDが与えられるように
なっている。更に、この複合ゲート6のNORゲート部
には、トランスファゲート9を介して内部バスBUSか
らデータが与えられるようになっている。更にまた、こ
の複合ゲート6の出力はNORゲート7の一方の入力端
に与えられる。このNORゲート7の他方の入力端には
リセット信号RSTが与えられるようになっている。そ
して、このNORゲート7の出力は出力バッファ3に与
えられると共に、トランスファゲート8を介して複合ゲ
ート6のNORゲート部に与えられるようになってい
る。
【0024】次に、本実施例に係る出力回路の検査時の
動作について説明する。なお、通常動作時においては、
テスト信号TESTO,TESTDをいずれもロウレベ
ルとしておくことにより、図3に示す従来の出力回路と
同様に動作する。
動作について説明する。なお、通常動作時においては、
テスト信号TESTO,TESTDをいずれもロウレベ
ルとしておくことにより、図3に示す従来の出力回路と
同様に動作する。
【0025】先ず、CPUを初期化するためのリセット
信号RSTが与えられると、モードレジスタ2a及び出
力ラッチ回路2bはリセットされ、これらのモードレジ
スタ2aの出力信号1a及び出力ラッチ回路2bの出力
信号1bはいずれもロウレベルになる。
信号RSTが与えられると、モードレジスタ2a及び出
力ラッチ回路2bはリセットされ、これらのモードレジ
スタ2aの出力信号1a及び出力ラッチ回路2bの出力
信号1bはいずれもロウレベルになる。
【0026】次に、CPUが出力するテスト信号TES
TOがハイレベルになると、NORゲート4の出力はロ
ウレベルになり、NORゲート5の出力はハイレベルに
なる。これにより、信号1aがハイレベルになる。そう
すると、出力バッファ3は、出力ラッチ回路2bの出力
信号1bと同レベルの信号を出力信号1cとして出力端
子O0 に出力する。この場合に出力ラッチ回路2bはリ
セットされたままであるので、出力信号1cはロウレベ
ルである。
TOがハイレベルになると、NORゲート4の出力はロ
ウレベルになり、NORゲート5の出力はハイレベルに
なる。これにより、信号1aがハイレベルになる。そう
すると、出力バッファ3は、出力ラッチ回路2bの出力
信号1bと同レベルの信号を出力信号1cとして出力端
子O0 に出力する。この場合に出力ラッチ回路2bはリ
セットされたままであるので、出力信号1cはロウレベ
ルである。
【0027】次いで、テスト信号TESTO,TEST
Dをいずれもハイレベルにすると、複合ゲート6の出力
はロウレベルになりNORゲート7の出力信号1bはハ
イレベルになる。これにより、出力バッファ3は、出力
信号1cとして、出力端子O0 にハイレベルを出力す
る。
Dをいずれもハイレベルにすると、複合ゲート6の出力
はロウレベルになりNORゲート7の出力信号1bはハ
イレベルになる。これにより、出力バッファ3は、出力
信号1cとして、出力端子O0 にハイレベルを出力す
る。
【0028】本実施例においては、CPUから与えられ
るテスト信号TESTO,TESTDに基づいて、複数
のポートの出力を同時に検査することができるため、検
査時間を従来に比して大幅に短縮することができる。こ
れにより、半導体集積回路の検査コストを従来に比して
著しく低減できる。
るテスト信号TESTO,TESTDに基づいて、複数
のポートの出力を同時に検査することができるため、検
査時間を従来に比して大幅に短縮することができる。こ
れにより、半導体集積回路の検査コストを従来に比して
著しく低減できる。
【0029】
【発明の効果】以上説明したように本発明においては、
モードレジスタ及び出力ラッチ回路をリセット信号によ
りリセットし、テスト信号によリ選択的にセットできる
から、複数の出力回路を同時に検査することができる。
このため、検査時間を従来に比して著しく短縮すること
ができると共に、検査コストを低減できるという効果を
奏する。
モードレジスタ及び出力ラッチ回路をリセット信号によ
りリセットし、テスト信号によリ選択的にセットできる
から、複数の出力回路を同時に検査することができる。
このため、検査時間を従来に比して著しく短縮すること
ができると共に、検査コストを低減できるという効果を
奏する。
【図1】本発明の実施例に係る出力回路を示す回路図で
ある。
ある。
【図2】複数のポートの接続を示す回路図である。
【図3】従来の出力回路を示す回路図である。
【符号の説明】
2a,22a;モードレジスタ
2b,22b;出力ラッチ回路
3,23;出力バッファ
4,5,7,24;NORゲート
12,13,25〜29;インバータ
8〜11,30〜33;トランスファゲート
Claims (2)
- 【請求項1】 出力バッファと、この出力バッファの出
力状態を制御するモードレジスタと、前記出力バッファ
に与えるデータを保持する出力ラッチ回路とを有し、前
記モードレジスタ及び前記出力ラッチ回路はリセット信
号によりリセットされ、テスト信号により選択的にセッ
トされることを特徴とする出力回路。 - 【請求項2】 前記テスト信号は中央演算処理装置から
出力される信号であり、前記リセット信号は前記中央演
算処理装置をリセットする信号であることを特徴とする
請求項1に記載の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3181830A JPH052056A (ja) | 1991-06-26 | 1991-06-26 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3181830A JPH052056A (ja) | 1991-06-26 | 1991-06-26 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH052056A true JPH052056A (ja) | 1993-01-08 |
Family
ID=16107568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3181830A Pending JPH052056A (ja) | 1991-06-26 | 1991-06-26 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH052056A (ja) |
-
1991
- 1991-06-26 JP JP3181830A patent/JPH052056A/ja active Pending
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