JPH06120219A - 金属配線の形成方法 - Google Patents
金属配線の形成方法Info
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- JPH06120219A JPH06120219A JP26696692A JP26696692A JPH06120219A JP H06120219 A JPH06120219 A JP H06120219A JP 26696692 A JP26696692 A JP 26696692A JP 26696692 A JP26696692 A JP 26696692A JP H06120219 A JPH06120219 A JP H06120219A
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Abstract
(57)【要約】
【目的】絶縁膜に形成した配線パターンを有する溝にバ
リア膜及び銅を埋め込んで配線を形成することにより、
微細化が容易となり、バリア膜の形成回数も削減でき
る。 【構成】酸化シリコン膜２の上面に形成した配線パター
ンを有する溝を含む表面にＣｒ膜３及びＣｕ膜４を順次
成膜し、レーザー照射によって溝内部にＣｕ膜４を埋め
込み、化学−機械研磨法によって溝内部以外の部分のＣ
ｒ膜３、Ｃｕ膜４を除去し表面を平坦化する。次に、全
面に窒化シリコン膜５を堆積して周囲をバリア膜（Ｃｒ
膜３及び窒化シリコン膜５）で覆われた銅配線を、精度
良く、また、少ないバリア膜形成回数で形成する事が出
来る。
リア膜及び銅を埋め込んで配線を形成することにより、
微細化が容易となり、バリア膜の形成回数も削減でき
る。 【構成】酸化シリコン膜２の上面に形成した配線パター
ンを有する溝を含む表面にＣｒ膜３及びＣｕ膜４を順次
成膜し、レーザー照射によって溝内部にＣｕ膜４を埋め
込み、化学−機械研磨法によって溝内部以外の部分のＣ
ｒ膜３、Ｃｕ膜４を除去し表面を平坦化する。次に、全
面に窒化シリコン膜５を堆積して周囲をバリア膜（Ｃｒ
膜３及び窒化シリコン膜５）で覆われた銅配線を、精度
良く、また、少ないバリア膜形成回数で形成する事が出
来る。
Description
【０００１】
【産業上の利用分野】本発明は金属配線の形成方法に関
し、特にＬＳＩの金属配線の形成方法に関する。
し、特にＬＳＩの金属配線の形成方法に関する。
【０００２】
【従来の技術】ＬＳＩの配線材料としてはこれまでＡｌ
系合金が広く使われてきた。ところが、配線の微細化が
進むにつれ、エレクトロマイグレーションやストレスマ
イグレーション等に対するＡｌ系合金の耐性が限界に近
付きつつあり、より信頼性の高い配線材料の検討が盛ん
になってきている。
系合金が広く使われてきた。ところが、配線の微細化が
進むにつれ、エレクトロマイグレーションやストレスマ
イグレーション等に対するＡｌ系合金の耐性が限界に近
付きつつあり、より信頼性の高い配線材料の検討が盛ん
になってきている。
【０００３】そうしたＡｌ配線にとって代る材料の一つ
の候補としてＣｕがある。しかし、Ｃｕ配線を実用化す
る上で大きな問題が二つある。一つはＣｕの加工が困難
である事。これは、Ｃｕのハロゲン化物の蒸気圧が低い
為に、Ａｌ系合金等で用いられている反応性イオンエッ
チングが困難である事によっている。もう一つの問題点
は、Ｃｕは容易に酸化シリコン膜中を拡散する為、絶縁
耐圧や、トランジスター特性を劣化させる原因となるこ
とである。
の候補としてＣｕがある。しかし、Ｃｕ配線を実用化す
る上で大きな問題が二つある。一つはＣｕの加工が困難
である事。これは、Ｃｕのハロゲン化物の蒸気圧が低い
為に、Ａｌ系合金等で用いられている反応性イオンエッ
チングが困難である事によっている。もう一つの問題点
は、Ｃｕは容易に酸化シリコン膜中を拡散する為、絶縁
耐圧や、トランジスター特性を劣化させる原因となるこ
とである。
【０００４】加工方法としては、（Ａ）ウェットエッチ
ングによる方法、（Ｂ）リフトオフ法による方法、例え
ば、プロシーディング・オブ・ザ・インターナショナル
・ＶＬＳＩ・マルチレベル・インターコネクション・コ
ンファレンス（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ
ｉｎｔｅｒｎａｔｉｏｎａｌ ＶＬＳＩ ｍｕｌｔｉｌ
ｅｖｅｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｃｏｎｆ
ｅｒｅｎｃｅ）１９９１年，１３７〜１４３頁に記載さ
れた方法、（Ｃ）イオンミリングによる方法、例えば、
プロシーディング・オブ・ザ・インターナショナル・Ｖ
ＬＳＩ・マルチレベル・インターコネクション・コンフ
ァレンス（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ ｉｎ
ｔｅｒｎａｔｉｎａｌ ＶＬＳＩ ｍｕｌｔｉｌｅｖｅ
ｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｃｏｎｆｅｒｅ
ｎｃｅ）１９９１年，９９〜１０８頁に記載されている
方法、が知られているが、ウェットエッチングによる方
法では微細化が困難で、高集積度のＬＳＩには適用でき
ない。
ングによる方法、（Ｂ）リフトオフ法による方法、例え
ば、プロシーディング・オブ・ザ・インターナショナル
・ＶＬＳＩ・マルチレベル・インターコネクション・コ
ンファレンス（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ
ｉｎｔｅｒｎａｔｉｏｎａｌ ＶＬＳＩ ｍｕｌｔｉｌ
ｅｖｅｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｃｏｎｆ
ｅｒｅｎｃｅ）１９９１年，１３７〜１４３頁に記載さ
れた方法、（Ｃ）イオンミリングによる方法、例えば、
プロシーディング・オブ・ザ・インターナショナル・Ｖ
ＬＳＩ・マルチレベル・インターコネクション・コンフ
ァレンス（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ ｉｎ
ｔｅｒｎａｔｉｎａｌ ＶＬＳＩ ｍｕｌｔｉｌｅｖｅ
ｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｃｏｎｆｅｒｅ
ｎｃｅ）１９９１年，９９〜１０８頁に記載されている
方法、が知られているが、ウェットエッチングによる方
法では微細化が困難で、高集積度のＬＳＩには適用でき
ない。
【０００５】図３（ａ）〜（ｃ）及び図４（ａ），
（ｂ）はリフトオフ法を用いた従来の金属配線の形成方
法の第１の例を説明するための工程順に示した半導体チ
ップの断面図である。
（ｂ）はリフトオフ法を用いた従来の金属配線の形成方
法の第１の例を説明するための工程順に示した半導体チ
ップの断面図である。
【０００６】まず、図３（ａ）に示すように、半導体基
板１の上に設けた酸化シリコン膜２の上にポリイミド膜
７を形成し、ポリイミド膜７の上に第１のフォトレジス
ト膜８，ＳＯＧ膜９，第２のフォトレジスト膜１０から
なる３層レジスト膜を形成する。次に、フォトレジスト
膜１０を露光現像してパターニングし、これをマスクと
してＳＯＧ膜９をパターニングする。
板１の上に設けた酸化シリコン膜２の上にポリイミド膜
７を形成し、ポリイミド膜７の上に第１のフォトレジス
ト膜８，ＳＯＧ膜９，第２のフォトレジスト膜１０から
なる３層レジスト膜を形成する。次に、フォトレジスト
膜１０を露光現像してパターニングし、これをマスクと
してＳＯＧ膜９をパターニングする。
【０００７】次に、図３（ｂ）に示すように、ＳＯＧ膜
９をマスクとして酸素を含むドライエッチングによりフ
ォトレジスト膜８及びポリイミド膜７を順次エッチング
して配線形成用の溝を形成し、この際に含まれる酸素ラ
ジカルによる等方性エッチングにより、フォトレジスト
膜８，１０及びポリイミド膜７をＳＯＧ膜９より後退さ
せる。
９をマスクとして酸素を含むドライエッチングによりフ
ォトレジスト膜８及びポリイミド膜７を順次エッチング
して配線形成用の溝を形成し、この際に含まれる酸素ラ
ジカルによる等方性エッチングにより、フォトレジスト
膜８，１０及びポリイミド膜７をＳＯＧ膜９より後退さ
せる。
【０００８】次に、図３（ｃ）に示すように、溝を含む
表面にＣｒ膜３，Ｃｕ膜４，Ｃｒ膜６を蒸着法により順
次堆積して溝内に配線を形成する。ここで、ＳＯＧ膜９
がひさし状になっている為フォトレジスト膜８の側面に
はＣｒ膜，Ｃｕ膜は付着しない。なお、Ｃｒ膜３，６は
ポリイミド膜７及び半導体基板１とＣｕ膜４の反応を防
ぐためのバリアメタルである。
表面にＣｒ膜３，Ｃｕ膜４，Ｃｒ膜６を蒸着法により順
次堆積して溝内に配線を形成する。ここで、ＳＯＧ膜９
がひさし状になっている為フォトレジスト膜８の側面に
はＣｒ膜，Ｃｕ膜は付着しない。なお、Ｃｒ膜３，６は
ポリイミド膜７及び半導体基板１とＣｕ膜４の反応を防
ぐためのバリアメタルである。
【０００９】次に、図４（ａ）に示すように、３層レジ
スト膜を剥離除去する事により、３層レジスト膜上に堆
積したＣｕ膜４及びＣｒ膜３，６が除去され、溝内の配
線が残る。このままでは配線側面とポリイミド膜の反応
が起きるので全面にプラズマＣＶＤ法により窒化シリコ
ン膜５を形成し、さらにその上にポリイミド膜１１を堆
積して層間絶縁膜を形成する。
スト膜を剥離除去する事により、３層レジスト膜上に堆
積したＣｕ膜４及びＣｒ膜３，６が除去され、溝内の配
線が残る。このままでは配線側面とポリイミド膜の反応
が起きるので全面にプラズマＣＶＤ法により窒化シリコ
ン膜５を形成し、さらにその上にポリイミド膜１１を堆
積して層間絶縁膜を形成する。
【００１０】図５（ａ）〜（ｄ）はイオンミリング法を
用いた従来の金属配線の形成方法の第２の例を説明する
ための工程順に示した半導体チップの断面図である。
用いた従来の金属配線の形成方法の第２の例を説明する
ための工程順に示した半導体チップの断面図である。
【００１１】まず、図５（ａ）に示すように、半導体基
板１の上に設けた酸化シリコン膜２の上にＭｏ膜１２，
Ｃｕ膜４，Ｍｏ膜１３を順次堆積し、Ｍｏ膜１３の上に
フォトレジスト膜１４を塗布してパターニングする。こ
こでＭｏ膜１２，１３はバイアメタルである。
板１の上に設けた酸化シリコン膜２の上にＭｏ膜１２，
Ｃｕ膜４，Ｍｏ膜１３を順次堆積し、Ｍｏ膜１３の上に
フォトレジスト膜１４を塗布してパターニングする。こ
こでＭｏ膜１２，１３はバイアメタルである。
【００１２】次に、図５（ｂ）に示すように、イオンミ
リングによりフォトレジスト膜１４をマスクとしてＭｏ
膜１３，Ｃｕ膜４，Ｍｏ膜１２を順次エッチングし、配
線を形成する。
リングによりフォトレジスト膜１４をマスクとしてＭｏ
膜１３，Ｃｕ膜４，Ｍｏ膜１２を順次エッチングし、配
線を形成する。
【００１３】次に、図５（ｃ）に示すように、フォトレ
ジスト膜１４を除去した後、全面にＭｏ膜１５を成膜す
る。
ジスト膜１４を除去した後、全面にＭｏ膜１５を成膜す
る。
【００１４】次に、図５（ｄ）に示すように、異方性の
反応性イオンエッチングによりエッチバックして、配線
の側面以外のＭｏ膜１５を除去し、Ｍｏ膜１２，１３，
１５で被覆されたＣｕ配線が得られる。
反応性イオンエッチングによりエッチバックして、配線
の側面以外のＭｏ膜１５を除去し、Ｍｏ膜１２，１３，
１５で被覆されたＣｕ配線が得られる。
【００１５】
【発明が解決しようとする課題】以上説明した従来の金
属配線形成方法は、リフトオフ法を用いる第１の例では
微細な配線を形成しようとすると、溝の幅が狭くなっ
て、レジスト膜をマスクとする溝内部へのＣｕ膜の付着
量が少なくなり、所望の精度の配線幅、配線形状を得る
事が困難になってくる。また、リフトオフ時にレジスト
膜上のＣｕ膜がパーティクルの原因となりやすいという
問題点もある。更に、基板やポリイミド膜との反応を防
止する為のバリア膜を３回にわたって形成するので、工
程が長くなるという問題点を有する。
属配線形成方法は、リフトオフ法を用いる第１の例では
微細な配線を形成しようとすると、溝の幅が狭くなっ
て、レジスト膜をマスクとする溝内部へのＣｕ膜の付着
量が少なくなり、所望の精度の配線幅、配線形状を得る
事が困難になってくる。また、リフトオフ時にレジスト
膜上のＣｕ膜がパーティクルの原因となりやすいという
問題点もある。更に、基板やポリイミド膜との反応を防
止する為のバリア膜を３回にわたって形成するので、工
程が長くなるという問題点を有する。
【００１６】また、イオンミリング法を用いる第２の例
では、レジスト膜の後退により台形状の断面形状となる
為、微細化が難しい。また、やはり３回にわたってバリ
ア膜を形成する必要が有り、工程が長くなるという問題
点を有する。
では、レジスト膜の後退により台形状の断面形状となる
為、微細化が難しい。また、やはり３回にわたってバリ
ア膜を形成する必要が有り、工程が長くなるという問題
点を有する。
【００１７】
【課題を解決するための手段】本発明の金属配線の形成
方法は、半導体基板上に設けた絶縁膜の上面に配線形成
用パターンを有する溝を形成する工程と、前記溝を含む
表面にバリアメタル膜を形成して前記溝の底面及び側面
を被覆する工程と、前記溝を含むバリアメタル膜の表面
に銅膜又は銅合金膜を堆積して前記溝内に埋込む工程
と、化学−機械研磨法により前記溝内以外の銅膜又は銅
合金膜及びバリアメタル膜を除去して表面を平坦化する
工程と、前記銅膜又は銅合金膜を含む表面に銅と反応し
ない絶縁膜を堆積する工程とを含んで構成される。
方法は、半導体基板上に設けた絶縁膜の上面に配線形成
用パターンを有する溝を形成する工程と、前記溝を含む
表面にバリアメタル膜を形成して前記溝の底面及び側面
を被覆する工程と、前記溝を含むバリアメタル膜の表面
に銅膜又は銅合金膜を堆積して前記溝内に埋込む工程
と、化学−機械研磨法により前記溝内以外の銅膜又は銅
合金膜及びバリアメタル膜を除去して表面を平坦化する
工程と、前記銅膜又は銅合金膜を含む表面に銅と反応し
ない絶縁膜を堆積する工程とを含んで構成される。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００２０】まず、図１（ａ）に示すように、半導体基
板１の上に酸化シリコン膜２を形成した後、酸化シリコ
ン膜２の表面にリソグラフィー技術及びエッチング技術
を用いて、深さ０．５μｍの配線形成用パターンを有す
る溝を形成する。
板１の上に酸化シリコン膜２を形成した後、酸化シリコ
ン膜２の表面にリソグラフィー技術及びエッチング技術
を用いて、深さ０．５μｍの配線形成用パターンを有す
る溝を形成する。
【００２１】次に、図１（ｂ）に示すように、溝を含む
酸化シリコン膜２の上にスパッタ法により厚さ０．１μ
ｍのＣｒ膜３及び厚さ０．７μｍのＣｕ膜４を順次堆積
して形成する。
酸化シリコン膜２の上にスパッタ法により厚さ０．１μ
ｍのＣｒ膜３及び厚さ０．７μｍのＣｕ膜４を順次堆積
して形成する。
【００２２】次に、図１（ｃ）に示すように、Ｃｕ膜４
の表面を約１．５Ｊ／ｃｍ2 のエネルギーを持つエキシ
マレーザビームで照射し、Ｃｕ膜４を流動せしめ、溝の
内部に埋め込み表面を平坦化する。
の表面を約１．５Ｊ／ｃｍ2 のエネルギーを持つエキシ
マレーザビームで照射し、Ｃｕ膜４を流動せしめ、溝の
内部に埋め込み表面を平坦化する。
【００２３】次に、図１（ｄ）に示すように、Ｃｕ膜４
の上面を化学−機械研磨法により研磨し、溝部以外のＣ
ｕ膜４及びＣｒ膜３を順次除去して酸化シリコン膜２の
上面を露出させ、表面を平坦化する。次に、プラズマＣ
ＶＤ法により窒化シリコン膜５を０．３μｍの厚さに成
膜する。
の上面を化学−機械研磨法により研磨し、溝部以外のＣ
ｕ膜４及びＣｒ膜３を順次除去して酸化シリコン膜２の
上面を露出させ、表面を平坦化する。次に、プラズマＣ
ＶＤ法により窒化シリコン膜５を０．３μｍの厚さに成
膜する。
【００２４】ここで、Ｃｕ膜４の代りにＴｉを含むＣｕ
合金膜を用いても良い。
合金膜を用いても良い。
【００２５】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００２６】図２（ａ）に示すように、第１の実施例と
同様の工程で半導体基板１の上に設けた酸化シリコン膜
２の上面に、深さ０．５μｍの配線形成用パターンを有
する溝を設けた後スパッタ法によりＣｒ膜３及びＣｕ膜
４を順次堆積して形成する。次に、Ｃｕ膜４の上面をエ
キシマレーザビームで照射し、Ｃｕ膜を流動せしめて溝
内部に埋め込んだ後、化学−機械研磨法により研磨し、
溝部以外のＣｕ膜４及びＣｒ膜３を除去して表面を平坦
化する。
同様の工程で半導体基板１の上に設けた酸化シリコン膜
２の上面に、深さ０．５μｍの配線形成用パターンを有
する溝を設けた後スパッタ法によりＣｒ膜３及びＣｕ膜
４を順次堆積して形成する。次に、Ｃｕ膜４の上面をエ
キシマレーザビームで照射し、Ｃｕ膜を流動せしめて溝
内部に埋め込んだ後、化学−機械研磨法により研磨し、
溝部以外のＣｕ膜４及びＣｒ膜３を除去して表面を平坦
化する。
【００２７】次に、図２（ｂ）に示すように、イオンミ
リングにより溝内部のＣｕ膜４及びＣｒ膜３の表面が酸
化シリコン膜２の表面より０．１μｍ低くなるようにエ
ッチングする。
リングにより溝内部のＣｕ膜４及びＣｒ膜３の表面が酸
化シリコン膜２の表面より０．１μｍ低くなるようにエ
ッチングする。
【００２８】次に、図２（ｃ）に示すように、全面に厚
さ０．１μｍのＣｒ膜６をスパッタ法により成膜する。
さ０．１μｍのＣｒ膜６をスパッタ法により成膜する。
【００２９】次に、図２（ｄ）に示すように、再び上面
を化学−機械研磨法により研磨して溝部以外のＣｒ膜６
を除去する。
を化学−機械研磨法により研磨して溝部以外のＣｒ膜６
を除去する。
【００３０】第２の実施例では層間絶縁膜に誘電率の高
い窒化シリコン膜を用いる事無く銅配線をバリア膜で覆
う事が出来るので、層間容量に起因するデバイスの動作
速度の低下が問題とならない。
い窒化シリコン膜を用いる事無く銅配線をバリア膜で覆
う事が出来るので、層間容量に起因するデバイスの動作
速度の低下が問題とならない。
【００３１】ここで、銅の成膜、埋め込み方法として、
スパッタ法とレーザー熱処理による方法を用いて説明し
たが、ブランケットＣＶＤ法や鍍金法を用いても、同様
な工程を経る事によりバリア膜で覆われた加工精度の良
い銅配線を得る事が出来る。
スパッタ法とレーザー熱処理による方法を用いて説明し
たが、ブランケットＣＶＤ法や鍍金法を用いても、同様
な工程を経る事によりバリア膜で覆われた加工精度の良
い銅配線を得る事が出来る。
【００３２】
【発明の効果】以上説明したように本発明では、絶縁膜
に形成した溝を含む表面にＣｕ膜を堆積した後溝内以外
のＣｕ膜を化学−機械研磨により除去し、溝内にＣｕ膜
を埋め込む事により配線を形成している為、ドライエッ
チングの困難なＣｕ膜自身をエッチングする工程を無く
して、加工精度良く銅配線を形成する事が出来、配線の
微細化にも対応できるという効果を有する。また、これ
までは、下層、上層、側面と少なくとも３回必要であっ
たバリア膜の形成が２回で済むので工程が短縮され、製
造コストが下がるという利点もある。
に形成した溝を含む表面にＣｕ膜を堆積した後溝内以外
のＣｕ膜を化学−機械研磨により除去し、溝内にＣｕ膜
を埋め込む事により配線を形成している為、ドライエッ
チングの困難なＣｕ膜自身をエッチングする工程を無く
して、加工精度良く銅配線を形成する事が出来、配線の
微細化にも対応できるという効果を有する。また、これ
までは、下層、上層、側面と少なくとも３回必要であっ
たバリア膜の形成が２回で済むので工程が短縮され、製
造コストが下がるという利点もある。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図３】従来の金属配線の形成方法の第１の例を説明す
るための工程順に示した断面図。
るための工程順に示した断面図。
【図４】従来の金属配線の形成方法の第１の例を説明す
るための工程順に示した断面図。
るための工程順に示した断面図。
【図５】従来の金属配線の形成方法の第２の例を説明す
るための工程順に示した断面図。
るための工程順に示した断面図。
１ 半導体基板 ２ 酸化シリコン膜 ３，６ Ｃｒ膜 ４ Ｃｕ膜 ５ 窒化シリコン膜 ７，１１ ポリイミド膜 ８，１０，１４ フォトレジスト膜 ９ ＳＯＧ膜 １２，１３，１５ Ｍｏ膜
Claims (3)
- 【請求項１】 半導体基板上に設けた絶縁膜の上面に配
線形成用パターンを有する溝を形成する工程と、前記溝
を含む表面にバリアメタル膜を形成して前記溝の底面及
び側面を被覆する工程と、前記溝を含むバリアメタル膜
の表面に銅膜又は銅合金膜を堆積して前記溝内に埋込む
工程と、化学−機械研磨法により前記溝内以外の銅膜又
は銅合金膜及びバリアメタル膜を除去して表面を平坦化
する工程と、前記銅膜又は銅合金膜を含む表面に銅と反
応しない絶縁膜を堆積する工程とを含むことを特徴とす
る金属配線の形成方法。 - 【請求項２】 溝を含むバリアメタル膜の表面に堆積し
た銅膜又は銅合金にレーザビームを照射して流動化し前
記溝内に埋込む工程を含む請求項１記載の金属配線の形
成方法。 - 【請求項３】 化学−機械研磨法により溝内以外の銅膜
又は銅合金膜及びバリアメタル膜を除去して表面を平坦
化した後反応性イオンエッチング又はイオンミリングに
より前記銅膜又は銅合金膜の上面を薄く除去して前記溝
周囲の絶縁膜の上面よりも低くする工程を含む請求項１
又は請求項２記載の金属配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26696692A JP2970255B2 (ja) | 1992-10-06 | 1992-10-06 | 金属配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26696692A JP2970255B2 (ja) | 1992-10-06 | 1992-10-06 | 金属配線の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120219A true JPH06120219A (ja) | 1994-04-28 |
| JP2970255B2 JP2970255B2 (ja) | 1999-11-02 |
Family
ID=17438185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26696692A Expired - Fee Related JP2970255B2 (ja) | 1992-10-06 | 1992-10-06 | 金属配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970255B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10154709A (ja) * | 1996-09-25 | 1998-06-09 | Toshiba Corp | 半導体装置の製造方法 |
| US5793112A (en) * | 1996-04-11 | 1998-08-11 | Mitsubishi Denki Kabushiki Kaisha | Multilevel embedded wiring system |
| KR19990003485A (ko) * | 1997-06-25 | 1999-01-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
| JP2001274159A (ja) * | 2000-03-28 | 2001-10-05 | Toshiba Corp | 半導体装置の製造方法 |
| KR100471404B1 (ko) * | 1998-10-28 | 2005-05-27 | 주식회사 하이닉스반도체 | 화학적 기계적 연마 공정을 이용한 반도체 소자의 금속배선 형성 방법 |
-
1992
- 1992-10-06 JP JP26696692A patent/JP2970255B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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