JP3396135B2 - 複数レベルのセルフアライン相互接続メタライゼーションを有する半導体構造の作成方法 - Google Patents
複数レベルのセルフアライン相互接続メタライゼーションを有する半導体構造の作成方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000001465 metallisation Methods 0.000 title description 23
- 238000004519 manufacturing process Methods 0.000 title description 6
- 229910052751 metal Inorganic materials 0.000 claims description 98
- 239000002184 metal Substances 0.000 claims description 98
- 238000000034 method Methods 0.000 claims description 90
- 239000012212 insulator Substances 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 40
- 238000001514 detection method Methods 0.000 claims description 29
- 239000004020 conductor Substances 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 16
- 238000001020 plasma etching Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims description 3
- 239000005360 phosphosilicate glass Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 60
- 230000008569 process Effects 0.000 description 19
- 239000011295 pitch Substances 0.000 description 11
- 238000012545 processing Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000011521 glass Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 241000132007 Bahia Species 0.000 description 1
- 229930194845 Bahia Natural products 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 235000017858 Laurus nobilis Nutrition 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- MANYRMJQFFSZKJ-UHFFFAOYSA-N bis($l^{2}-silanylidene)tantalum Chemical compound [Si]=[Ta]=[Si] MANYRMJQFFSZKJ-UHFFFAOYSA-N 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000314 lubricant Substances 0.000 description 1
- 238000001393 microlithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910021352 titanium disilicide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的には集積回
路の製作に関し、より具体的には複数レベルのセルフア
ライン相互接続メタライゼーションを有する半導体構造
に関する。また、本発明は、このようなタイプのデバイ
スを作成するための改良された方法にも関する。
路の製作に関し、より具体的には複数レベルのセルフア
ライン相互接続メタライゼーションを有する半導体構造
に関する。また、本発明は、このようなタイプのデバイ
スを作成するための改良された方法にも関する。
【０００２】
【従来の技術】半導体チップは、金属配線のパターンに
よってその接点が接続されたデバイスのアレイから構成
されている。超大規模集積回路（ＶＬＳＩ）チップで
は、金属配線パターンが多層化され、絶縁材の層によっ
て分離されている。各種レベルの金属配線パターン間の
相互接続は、絶縁層を貫通してエッチングされた穴（す
なわち、「バイア」ホール）によって行われている。通
常、チップ設計は、１つまたは２つの配線レベルで構成
されているが、３つの配線レベルを使用する方がずっと
顕著になっている。
よってその接点が接続されたデバイスのアレイから構成
されている。超大規模集積回路（ＶＬＳＩ）チップで
は、金属配線パターンが多層化され、絶縁材の層によっ
て分離されている。各種レベルの金属配線パターン間の
相互接続は、絶縁層を貫通してエッチングされた穴（す
なわち、「バイア」ホール）によって行われている。通
常、チップ設計は、１つまたは２つの配線レベルで構成
されているが、３つの配線レベルを使用する方がずっと
顕著になっている。
【０００３】回路の経済性とパフォーマンスの要件のた
め、追加の処理ステップが必要になるが、より多くの配
線レベルの追加は必ずしもコストが高くなるわけではな
い。一例として、多くの半導体プロセスでは、メタライ
ゼーションを完成するために１５またはそれ以上のマス
ク・レベルを必要とする。したがって、チップ全体のパ
フォーマンスを損なわずにかなり高密度のＶＬＳＩを経
済的に達成できるように、相互接続のこの領域、すなわ
ち、ラインのバック・エンド（ＢＥＯＬ）でより高い効
率を達成しなければならない。
め、追加の処理ステップが必要になるが、より多くの配
線レベルの追加は必ずしもコストが高くなるわけではな
い。一例として、多くの半導体プロセスでは、メタライ
ゼーションを完成するために１５またはそれ以上のマス
ク・レベルを必要とする。したがって、チップ全体のパ
フォーマンスを損なわずにかなり高密度のＶＬＳＩを経
済的に達成できるように、相互接続のこの領域、すなわ
ち、ラインのバック・エンド（ＢＥＯＬ）でより高い効
率を達成しなければならない。
【０００４】特定のデバイスの密度は、その「ピッチ」
で特徴が示されることが多く、「ピッチ」は、あるバイ
アを取り囲む領域、ならびにあるバイアから次のバイア
まで伸びている空間として定義される。「低」または
「最小」ピッチとは、バイアと隣接空間がかなり密集し
て配置されていることを意味し、デバイス内の微細形状
の密度をかなり高くすることができるので望ましいもの
である。しかし、最小ピッチでは、精密に配線し相互接
続する作業がより困難になる。
で特徴が示されることが多く、「ピッチ」は、あるバイ
アを取り囲む領域、ならびにあるバイアから次のバイア
まで伸びている空間として定義される。「低」または
「最小」ピッチとは、バイアと隣接空間がかなり密集し
て配置されていることを意味し、デバイス内の微細形状
の密度をかなり高くすることができるので望ましいもの
である。しかし、最小ピッチでは、精密に配線し相互接
続する作業がより困難になる。
【０００５】バイア内およびバイア間のメタライゼーシ
ョンに使用されている技法の１つは、「リフトオフ」と
呼ばれることが多い。この技法では、まず、エッチング
によってバイアが先細になり、続いてフォトレジストが
塗布されるが、フォトレジストは金属付着用の領域で露
光される。所望の領域でフォトレジストを現像した後、
アルミニウムのような金属がバイア内に蒸着される。レ
ジストをリフトオフすると、上にある金属が除去され、
それにより、所望のステンシル・パターンが形成され
る。配線パターン用として複数レベルのメタライゼーシ
ョンが必要なときは、連続付着した絶縁層間でこのプロ
セスを繰り返すことができる。
ョンに使用されている技法の１つは、「リフトオフ」と
呼ばれることが多い。この技法では、まず、エッチング
によってバイアが先細になり、続いてフォトレジストが
塗布されるが、フォトレジストは金属付着用の領域で露
光される。所望の領域でフォトレジストを現像した後、
アルミニウムのような金属がバイア内に蒸着される。レ
ジストをリフトオフすると、上にある金属が除去され、
それにより、所望のステンシル・パターンが形成され
る。配線パターン用として複数レベルのメタライゼーシ
ョンが必要なときは、連続付着した絶縁層間でこのプロ
セスを繰り返すことができる。
【０００６】リフトオフ技法は多くのデバイスのメタラ
イゼーションに適しているが、密度がより高い状況では
その価値がある程度限定されていた。リフトオフでは、
蒸着プロセスでの金属の見通し付着とパターン化が必要
である。ピッチが約２．５ミクロン未満であるデバイス
の場合、見通し付着が実用的ではないことが多い。とい
うのは、付着源がウェハ、すなわち、フォトレジスト表
面から非常に離れていなければならないからである。さ
らに、リフトオフ技法の結果、不要な曲線的な微細形状
の輪郭が出来上がる可能性がある。また、この技法は、
通常、２００℃〜３００℃以下の温度に限定されるが、
この温度はほとんどのフォトレジスト材料が劣化しはじ
める温度である。
イゼーションに適しているが、密度がより高い状況では
その価値がある程度限定されていた。リフトオフでは、
蒸着プロセスでの金属の見通し付着とパターン化が必要
である。ピッチが約２．５ミクロン未満であるデバイス
の場合、見通し付着が実用的ではないことが多い。とい
うのは、付着源がウェハ、すなわち、フォトレジスト表
面から非常に離れていなければならないからである。さ
らに、リフトオフ技法の結果、不要な曲線的な微細形状
の輪郭が出来上がる可能性がある。また、この技法は、
通常、２００℃〜３００℃以下の温度に限定されるが、
この温度はほとんどのフォトレジスト材料が劣化しはじ
める温度である。
【０００７】リフトオフ技法に代わるものとしては、反
応性イオン・エッチング（ＲＩＥ）が知られている。こ
の技法では、輪郭付きバイアの上に金属のブランケット
層が塗布され、続いてその金属の上にフォトレジストが
塗布される。次に、露光し現像したフォトレジストをマ
スクとして使用し、金属がサブトラクティブ・エッチン
グされるようにする。フォトレジストが除去されると、
所望のパターンが得られる。ＲＩＥでは、ピッチの緊密
化、側壁の指向性の向上、および望ましい微細形状の輪
郭を考慮している。
応性イオン・エッチング（ＲＩＥ）が知られている。こ
の技法では、輪郭付きバイアの上に金属のブランケット
層が塗布され、続いてその金属の上にフォトレジストが
塗布される。次に、露光し現像したフォトレジストをマ
スクとして使用し、金属がサブトラクティブ・エッチン
グされるようにする。フォトレジストが除去されると、
所望のパターンが得られる。ＲＩＥでは、ピッチの緊密
化、側壁の指向性の向上、および望ましい微細形状の輪
郭を考慮している。
【０００８】しかし、特に２〜３ミクロン程度のピッチ
が必要な場合にＲＩＥベースの技法に関連する欠点がい
くつかある。アルミニウム・メタライゼーションの場
合、エレクトロマイグレーション抵抗を保証するため、
通常、銅との合金化が必要である。しかし、アルミニウ
ム銅の合金は、ＲＩＥ技法によるエッチングが難しい場
合が多い。残留金属が残ることが多く、その金属がエッ
チング液によって腐食する。このタイプの腐食は、その
後、半導体チップで電気短絡が発生する原因になる場合
が多い。
が必要な場合にＲＩＥベースの技法に関連する欠点がい
くつかある。アルミニウム・メタライゼーションの場
合、エレクトロマイグレーション抵抗を保証するため、
通常、銅との合金化が必要である。しかし、アルミニウ
ム銅の合金は、ＲＩＥ技法によるエッチングが難しい場
合が多い。残留金属が残ることが多く、その金属がエッ
チング液によって腐食する。このタイプの腐食は、その
後、半導体チップで電気短絡が発生する原因になる場合
が多い。
【０００９】リフトオフおよびＲＩＥベースの技法の欠
点の一部を克服するために開発されたプロセスは、「食
刻装飾」プロセスと呼ばれることもある。この技術の一
実施例は、M.チョウ（Chow）他の米国特許第４７８９６
４８号に記載されている。このプロセスでは、バイアお
よび相互接続線を画定するために重なりマスクの使用に
いくらか依存している。一実施例では、パターン化され
た導電材料の層の上に絶縁層が塗布され、続いてエッチ
・ストップ材料の付着が行われる。コンタクト・ホール
は、フォトリソグラフィによってエッチ・ストップ材料
内に画定される。次に、第２の平坦化絶縁層が付着さ
れ、パターン化され、エッチ・ストップ材料までエッチ
ングされ、エッチ・ストップ材料内の前に形成されたコ
ンタクト・ホールと一直線に並ぶ所望の配線チャネルが
画定される。コンタクト・ホールが露光される位置で
は、下にある第１のレベルのパターン化導電材料の覆い
を取るために、第１の絶縁層内までエッチングが続行さ
れる。第２および第１それぞれの絶縁層内までエッチン
グされたチャネルおよびバイアは、その後、メタライゼ
ーションで一杯まで充填される。表面上の過剰なメタラ
イゼーションは、化学機械研磨などの適当な技法によっ
て除去される。追加のメタライゼーション層について上
記のステップを繰り返すことができる。
点の一部を克服するために開発されたプロセスは、「食
刻装飾」プロセスと呼ばれることもある。この技術の一
実施例は、M.チョウ（Chow）他の米国特許第４７８９６
４８号に記載されている。このプロセスでは、バイアお
よび相互接続線を画定するために重なりマスクの使用に
いくらか依存している。一実施例では、パターン化され
た導電材料の層の上に絶縁層が塗布され、続いてエッチ
・ストップ材料の付着が行われる。コンタクト・ホール
は、フォトリソグラフィによってエッチ・ストップ材料
内に画定される。次に、第２の平坦化絶縁層が付着さ
れ、パターン化され、エッチ・ストップ材料までエッチ
ングされ、エッチ・ストップ材料内の前に形成されたコ
ンタクト・ホールと一直線に並ぶ所望の配線チャネルが
画定される。コンタクト・ホールが露光される位置で
は、下にある第１のレベルのパターン化導電材料の覆い
を取るために、第１の絶縁層内までエッチングが続行さ
れる。第２および第１それぞれの絶縁層内までエッチン
グされたチャネルおよびバイアは、その後、メタライゼ
ーションで一杯まで充填される。表面上の過剰なメタラ
イゼーションは、化学機械研磨などの適当な技法によっ
て除去される。追加のメタライゼーション層について上
記のステップを繰り返すことができる。
【００１０】食刻装飾プロセスの結果、たとえば、約
０．７５ミクロンまで、非常に緊密に制御されたピッチ
を備えた構造が得られる。さらに、この構造は、高度に
平坦化されるので、非プレーナ構造に関連する問題の一
部、たとえば、隣接レベルのメタライゼーション間の絶
縁の希薄化による短絡などに耐えることができる。しか
も、この製作プロセスは、パターン化した導電線がスタ
ッド・バイアと同時に形成されるので、従来使用されて
いたものより単純である。
０．７５ミクロンまで、非常に緊密に制御されたピッチ
を備えた構造が得られる。さらに、この構造は、高度に
平坦化されるので、非プレーナ構造に関連する問題の一
部、たとえば、隣接レベルのメタライゼーション間の絶
縁の希薄化による短絡などに耐えることができる。しか
も、この製作プロセスは、パターン化した導電線がスタ
ッド・バイアと同時に形成されるので、従来使用されて
いたものより単純である。
【００１１】業界が半導体回路の高密度化に向かって移
行するにつれ、たとえば、ピッチをより緊密にするか、
またはより高レベルのメタライゼーションおよびバイア
を構築するために、追加の処理ステップが必要になる。
このような追加のステップは、前述の競争上の経済的プ
レッシャを考慮して、プロセス全体をできるだけ効率よ
くするために合理化する必要がある。
行するにつれ、たとえば、ピッチをより緊密にするか、
またはより高レベルのメタライゼーションおよびバイア
を構築するために、追加の処理ステップが必要になる。
このような追加のステップは、前述の競争上の経済的プ
レッシャを考慮して、プロセス全体をできるだけ効率よ
くするために合理化する必要がある。
【００１２】合理化した製造が成功している例は、J.ク
ローニン（Cronin）他に付与された米国特許第４９６２
０５８号の教示によって提示されている。同特許は、単
一層の導電材料から複数レベルのメタライゼーション構
造を形成するための改良された方法を開示している。上
記特許に記載されている配線構造は、スタッドアップ構
造とスタッドダウン構造によって表される外部接続を有
する。この発明では、先行技術のプロセスに比べ、ワイ
ヤ処理ステップの数が削減されている。
ローニン（Cronin）他に付与された米国特許第４９６２
０５８号の教示によって提示されている。同特許は、単
一層の導電材料から複数レベルのメタライゼーション構
造を形成するための改良された方法を開示している。上
記特許に記載されている配線構造は、スタッドアップ構
造とスタッドダウン構造によって表される外部接続を有
する。この発明では、先行技術のプロセスに比べ、ワイ
ヤ処理ステップの数が削減されている。
【００１３】上記米国特許の方法は、絶縁層の上部に複
数の配線トラフを形成し、絶縁層の下部に少なくとも１
つのスタッドダウン・バイアとを形成するためのプレー
ナ絶縁層のマスキングおよびエッチングと、続いて行わ
れる構造の上に残留する過剰金属によってバイアとトラ
フを充填するための金属層の付着とを含む。次に、金属
表面をマスキングおよびエッチングし、少なくとも１つ
のスタッドアップならびに複数の相互接続線を画定す
る。（通常、ＲＩＥが必要であるが、この特定の例でこ
のような技法を使用すると、結果的に残留エッチ材料と
金属「ストリンガ」が存在することになる場合があ
る。）マスキング／エッチング・ステップは、マスク材
料と導電材料の層の上に所望レベルのスタッドアップ構
造が位置するように行われる。この場合も、すべてのス
タッドダウン、スタッドアップ、相互接続線は同一金属
層から形成されている。同特許の図４Ｄに示すような様
々なスタッドアップは、最上部の絶縁層の表面上に残留
し続ける。このようなスタッドアップが構造全体の表面
まで平坦化されるように、追加の絶縁材料を付着するた
めに追加の処理ステップを使用することもできる。
数の配線トラフを形成し、絶縁層の下部に少なくとも１
つのスタッドダウン・バイアとを形成するためのプレー
ナ絶縁層のマスキングおよびエッチングと、続いて行わ
れる構造の上に残留する過剰金属によってバイアとトラ
フを充填するための金属層の付着とを含む。次に、金属
表面をマスキングおよびエッチングし、少なくとも１つ
のスタッドアップならびに複数の相互接続線を画定す
る。（通常、ＲＩＥが必要であるが、この特定の例でこ
のような技法を使用すると、結果的に残留エッチ材料と
金属「ストリンガ」が存在することになる場合があ
る。）マスキング／エッチング・ステップは、マスク材
料と導電材料の層の上に所望レベルのスタッドアップ構
造が位置するように行われる。この場合も、すべてのス
タッドダウン、スタッドアップ、相互接続線は同一金属
層から形成されている。同特許の図４Ｄに示すような様
々なスタッドアップは、最上部の絶縁層の表面上に残留
し続ける。このようなスタッドアップが構造全体の表面
まで平坦化されるように、追加の絶縁材料を付着するた
めに追加の処理ステップを使用することもできる。
【００１４】
【発明が解決しようとする課題】上記ならびに当技術分
野の現状調査により、高密度集積回路の分野で多くの改
良が行われていることは明白である。しかし、このよう
なタイプの回路の寸法がさらに小さくなるにつれて、よ
り一層の改良が必要である。具体的には、単一の金属層
から形成されたセルフアライン・スタッドアップ、スタ
ッドダウン、および相互接続線を含む半導体構造を効率
よく作成するための改良された技法が望ましい。この新
しい技法は、結果的に非常に緊密なピッチを有するデバ
イスを形成しながら、製作プロセスをできるだけ合理化
するものでなければならない。また、デバイスは、最小
電気短絡や「ネッキング」効果など、欠陥の数ができる
だけ少ないことを特徴とするものでなければならない。
しかも、使用するプロセスは、複数レベル構造でも厚い
配線構造と薄い配線構造の両方の形成を考慮すると同時
に、非常に精密な寸法のスタッドの形成を考慮したもの
でなければならない。
野の現状調査により、高密度集積回路の分野で多くの改
良が行われていることは明白である。しかし、このよう
なタイプの回路の寸法がさらに小さくなるにつれて、よ
り一層の改良が必要である。具体的には、単一の金属層
から形成されたセルフアライン・スタッドアップ、スタ
ッドダウン、および相互接続線を含む半導体構造を効率
よく作成するための改良された技法が望ましい。この新
しい技法は、結果的に非常に緊密なピッチを有するデバ
イスを形成しながら、製作プロセスをできるだけ合理化
するものでなければならない。また、デバイスは、最小
電気短絡や「ネッキング」効果など、欠陥の数ができる
だけ少ないことを特徴とするものでなければならない。
しかも、使用するプロセスは、複数レベル構造でも厚い
配線構造と薄い配線構造の両方の形成を考慮すると同時
に、非常に精密な寸法のスタッドの形成を考慮したもの
でなければならない。
【００１５】
【課題を解決するための手段】上記の必要性を考慮し、
改良された半導体構造が開示されている。その構造は、
少なくとも１つのスタッドアップと、それに接続された
相互接続線とを含み、スタッドアップと相互接続線は単
一の金属層から形成されている。この構造は、以下のス
テップを含む本発明の方法により作成される。
改良された半導体構造が開示されている。その構造は、
少なくとも１つのスタッドアップと、それに接続された
相互接続線とを含み、スタッドアップと相互接続線は単
一の金属層から形成されている。この構造は、以下のス
テップを含む本発明の方法により作成される。
【００１６】少なくとも１つのスタッドアップと、その
スタッドアップに接続された少なくとも１つの相互接続
線とを含み、スタッドアップと相互接続線がセルフアラ
インであり、単一の金属層から形成されている半導体構
造を作成するための改良された方法において、前記方法
が以下のステップを含む。すなわち、 ａ）半導体基板上に絶縁体領域を設けるステップと、 ｂ）事前選択された深さを有する少なくとも１つの開口
部を画定するためにマスクを使用して絶縁体領域をパタ
ーン化してエッチングするステップと、 ｃ）開口部を充填するために金属を付着し、それによ
り、相互接続線を形成するステップと、 ｄ）金属充填開口部内に所望の寸法のスタッドアップ
を、前記スタッドアップの下端が相互接続線に接続さ
れ、前記スタッドアップの上端が絶縁体領域の上面でま
たはその付近で終端するようにパターン化して形成する
ステップである。
スタッドアップに接続された少なくとも１つの相互接続
線とを含み、スタッドアップと相互接続線がセルフアラ
インであり、単一の金属層から形成されている半導体構
造を作成するための改良された方法において、前記方法
が以下のステップを含む。すなわち、 ａ）半導体基板上に絶縁体領域を設けるステップと、 ｂ）事前選択された深さを有する少なくとも１つの開口
部を画定するためにマスクを使用して絶縁体領域をパタ
ーン化してエッチングするステップと、 ｃ）開口部を充填するために金属を付着し、それによ
り、相互接続線を形成するステップと、 ｄ）金属充填開口部内に所望の寸法のスタッドアップ
を、前記スタッドアップの下端が相互接続線に接続さ
れ、前記スタッドアップの上端が絶縁体領域の上面でま
たはその付近で終端するようにパターン化して形成する
ステップである。
【００１７】本発明の他の実施例は、同じく単一の金属
層から形成された少なくとも１つのスタッドダウンを含
む。相互接続線およびスタッドアップとともにスタッド
ダウンを形成する方法も以下に示す。
層から形成された少なくとも１つのスタッドダウンを含
む。相互接続線およびスタッドアップとともにスタッド
ダウンを形成する方法も以下に示す。
【００１８】もう１つの任意の実施例では、スタッドア
ップの高さと相互接続線の幅を精密制御するために、エ
ンドポイント検出技法を使用する。
ップの高さと相互接続線の幅を精密制御するために、エ
ンドポイント検出技法を使用する。
【００１９】
【発明の実施の形態】提示する第１の実施例は、スタッ
ドアップ、相互接続線、スタッドダウンの形成を含むも
のになる。図１は、本発明によるはんだ応対構造の形成
の初期段階を示す断面図である。この構造は、通常、ｎ
−ＦＥＴまたはｐ−ＦＥＴ（電界効果トランジスタ）な
どの従来のトランジスタとして使用するために設計され
ている。一般に、絶縁層または領域１１は、所定の導電
タイプのシリコン基板（図示せず）上に付着されてい
る。通常、化学蒸着（ＣＶＤ）または同様の技法を使用
して絶縁体を付着するが、絶縁体は一般に、平坦化二酸
化ケイ素、ガラス材料（たとえば、リフロー・リンケイ
酸ガラス）、二酸化ケイ素と窒化ケイ素の合成物、また
はポリマー状のポリイミドを含む。絶縁層１１は、事前
定義の一般導体レベル１２の上に形成されている。この
導体レベルは、メタライゼーション層、たとえば、様々
な集積回路を相互接続する配線パターンの一部にするこ
とができる。あるいは、導体レベルは、任意のタイプの
能動デバイス、たとえば、トランジスタのソースまたは
ドレイン領域を表すこともできる。一般導体レベル１２
から他の能動デバイスまたは多層構造の他のメタライゼ
ーション・レベルへの接続強化は、本発明の目的の１つ
である。
ドアップ、相互接続線、スタッドダウンの形成を含むも
のになる。図１は、本発明によるはんだ応対構造の形成
の初期段階を示す断面図である。この構造は、通常、ｎ
−ＦＥＴまたはｐ−ＦＥＴ（電界効果トランジスタ）な
どの従来のトランジスタとして使用するために設計され
ている。一般に、絶縁層または領域１１は、所定の導電
タイプのシリコン基板（図示せず）上に付着されてい
る。通常、化学蒸着（ＣＶＤ）または同様の技法を使用
して絶縁体を付着するが、絶縁体は一般に、平坦化二酸
化ケイ素、ガラス材料（たとえば、リフロー・リンケイ
酸ガラス）、二酸化ケイ素と窒化ケイ素の合成物、また
はポリマー状のポリイミドを含む。絶縁層１１は、事前
定義の一般導体レベル１２の上に形成されている。この
導体レベルは、メタライゼーション層、たとえば、様々
な集積回路を相互接続する配線パターンの一部にするこ
とができる。あるいは、導体レベルは、任意のタイプの
能動デバイス、たとえば、トランジスタのソースまたは
ドレイン領域を表すこともできる。一般導体レベル１２
から他の能動デバイスまたは多層構造の他のメタライゼ
ーション・レベルへの接続強化は、本発明の目的の１つ
である。
【００２０】潜在的なエッチ・ストップ層１４および１
６は、本発明の任意の要素である。実施例によっては、
エッチ・ストップを使用して、エッチング深さを制御
し、それにより、以下に記載するようにスタッドおよび
相互接続線の寸法を制御する。エッチ・ステップはＣＶ
Ｄプロセス中に付着することができ、その組成は周囲の
絶縁層の組成によって決まる。たとえば、絶縁体が二酸
化ケイ素またはガラスである場合、エッチ・ストップは
通常、酸化アルミニウムなどの異なるタイプの酸化物か
ら形成される。約１．５ミクロン〜約２．０ミクロンの
範囲の厚さを有する絶縁層１１の場合、それぞれのエッ
チ・ストップ層は通常、約１０００オングストローム〜
約１５００オングストロームの範囲の厚さを有する。
６は、本発明の任意の要素である。実施例によっては、
エッチ・ストップを使用して、エッチング深さを制御
し、それにより、以下に記載するようにスタッドおよび
相互接続線の寸法を制御する。エッチ・ステップはＣＶ
Ｄプロセス中に付着することができ、その組成は周囲の
絶縁層の組成によって決まる。たとえば、絶縁体が二酸
化ケイ素またはガラスである場合、エッチ・ストップは
通常、酸化アルミニウムなどの異なるタイプの酸化物か
ら形成される。約１．５ミクロン〜約２．０ミクロンの
範囲の厚さを有する絶縁層１１の場合、それぞれのエッ
チ・ストップ層は通常、約１０００オングストローム〜
約１５００オングストロームの範囲の厚さを有する。
【００２１】第１のマスク１８は絶縁層１１の表面上に
塗布され、続いて周知の手順により結像およびエッチン
グが行われる。これらの手順については、L.トムソン
（Thompson）等編Introduction to Microlithography
（ACS Symp. Series 219, Amer.Chem. Soc., 1983）な
どに記載されているが、その内容は参照により本明細書
に組み込まれる。第１のマスク１８は、それ自体がエッ
チ・ストップ層になり得るが、接触「開口部」またはバ
イア２０を画定するために使用され、その延長部が結
局、スタッドダウンを収容する。（当業者は、上記の参
照特許の一部に示すように、このような簡略図に例示し
たデバイスが通常、その３次元構造全体にわたって複数
のバイアを含むはずであると理解している。）
塗布され、続いて周知の手順により結像およびエッチン
グが行われる。これらの手順については、L.トムソン
（Thompson）等編Introduction to Microlithography
（ACS Symp. Series 219, Amer.Chem. Soc., 1983）な
どに記載されているが、その内容は参照により本明細書
に組み込まれる。第１のマスク１８は、それ自体がエッ
チ・ストップ層になり得るが、接触「開口部」またはバ
イア２０を画定するために使用され、その延長部が結
局、スタッドダウンを収容する。（当業者は、上記の参
照特許の一部に示すように、このような簡略図に例示し
たデバイスが通常、その３次元構造全体にわたって複数
のバイアを含むはずであると理解している。）
【００２２】コンタクト・バイアの寸法は、その構造の
メタライゼーション・パターンの設計ならびに構造全体
の寸法など、様々な要因によって決まる。通常、コンタ
クト・バイアは、約１ミクロン〜約１．２ミクロンの範
囲の深さと、約１．５ミクロン〜約０．５ミクロンの幅
とを有する。コンタクト・バイアを形成する際には、通
常、所望の深さまたは潜在的なエッチストップ１４ま
で、エッチングが行われる。
メタライゼーション・パターンの設計ならびに構造全体
の寸法など、様々な要因によって決まる。通常、コンタ
クト・バイアは、約１ミクロン〜約１．２ミクロンの範
囲の深さと、約１．５ミクロン〜約０．５ミクロンの幅
とを有する。コンタクト・バイアを形成する際には、通
常、所望の深さまたは潜在的なエッチストップ１４ま
で、エッチングが行われる。
【００２３】本発明の一部の実施例では、図１の要素２
４として示すエンドポイント検出領域または「トレン
チ」をパターン化してエッチングするためにも、第１の
マスクを使用する。このエンドポイント検出領域は、コ
ンタクト・バイア２０とほぼ等しい深さと、接触開口部
より大きい幅を有するトラフである。通常、この幅は、
使用可能なフォトリソグラフィ技法によって画定可能な
最小イメージの約１００倍程度の大きさの値になる。最
終的にエンドポイント検出領域は、後述するようにスタ
ッドアップの高さならびに相互接続線の幅を制御するた
めに使用する。これは、接触開口部の形成中に形成しな
ければならないわけではないが、処理効率のため、その
時点に形成された方が有利である。
４として示すエンドポイント検出領域または「トレン
チ」をパターン化してエッチングするためにも、第１の
マスクを使用する。このエンドポイント検出領域は、コ
ンタクト・バイア２０とほぼ等しい深さと、接触開口部
より大きい幅を有するトラフである。通常、この幅は、
使用可能なフォトリソグラフィ技法によって画定可能な
最小イメージの約１００倍程度の大きさの値になる。最
終的にエンドポイント検出領域は、後述するようにスタ
ッドアップの高さならびに相互接続線の幅を制御するた
めに使用する。これは、接触開口部の形成中に形成しな
ければならないわけではないが、処理効率のため、その
時点に形成された方が有利である。
【００２４】接触開口部２０と任意のエンドポイント検
出領域２４の形成後、第２のマスク２６が付着される。
図１に示すように、このマスクは通常、第１のマスク１
８の少なくとも一部の上に重なる。マスク同士の重なり
の正確な量は、スタッドと相互接続線の所望の寸法によ
ってある程度は決まる。
出領域２４の形成後、第２のマスク２６が付着される。
図１に示すように、このマスクは通常、第１のマスク１
８の少なくとも一部の上に重なる。マスク同士の重なり
の正確な量は、スタッドと相互接続線の所望の寸法によ
ってある程度は決まる。
【００２５】マスク２６は、相互接続線バイア２２を画
定するために（前に例示した技法により）結像しエッチ
ングされ、このバイアは最終的に相互接続線を収容す
る。図１から明らかなように、このステップは、第１の
マスク１８の指定の領域とともに、絶縁層表面の指定の
領域のエッチングを含む。また、図１は、相互接続線バ
イア２２の領域が接触バイア２０の断面幅を含むことも
示している。
定するために（前に例示した技法により）結像しエッチ
ングされ、このバイアは最終的に相互接続線を収容す
る。図１から明らかなように、このステップは、第１の
マスク１８の指定の領域とともに、絶縁層表面の指定の
領域のエッチングを含む。また、図１は、相互接続線バ
イア２２の領域が接触バイア２０の断面幅を含むことも
示している。
【００２６】マスク２６は、追加の処理ステップによる
劣化から任意のエンドポイント検出領域２４を保護する
ように機能する。あとでプロセス中にマスクを除去する
と、後述するように、検出領域を使用することによって
スタッドアップおよび相互接続線の寸法を精密に制御す
ることができる。
劣化から任意のエンドポイント検出領域２４を保護する
ように機能する。あとでプロセス中にマスクを除去する
と、後述するように、検出領域を使用することによって
スタッドアップおよび相互接続線の寸法を精密に制御す
ることができる。
【００２７】次に、第２のマスク２６を使って第１のマ
スク１８をパターン化してエッチングし、図２に「Ｘ」
で示す所定の深さまで接触バイア２０を延長する。所定
の深さは、所望の低レベル、たとえば、一般導体レベル
１２にコンタクト・ホールが達するようにするためにそ
の後必要になる追加のエッチング量によってある程度は
決まる。したがって、このステップで達する接触バイア
深さは通常、潜在的なエッチ・ストップ１６の下である
が一般導体レベル１２より上の距離である。
スク１８をパターン化してエッチングし、図２に「Ｘ」
で示す所定の深さまで接触バイア２０を延長する。所定
の深さは、所望の低レベル、たとえば、一般導体レベル
１２にコンタクト・ホールが達するようにするためにそ
の後必要になる追加のエッチング量によってある程度は
決まる。したがって、このステップで達する接触バイア
深さは通常、潜在的なエッチ・ストップ１６の下である
が一般導体レベル１２より上の距離である。
【００２８】次に、第１のマスク１８と第２のマスク２
６により、絶縁層１１の表面をエッチングする。このエ
ッチング・ステップは、図２に示すように、接触バイア
を一般導体レベル１２まで延長するものである。延長し
た接触バイアは同図では要素２０Ａとして示されてい
る。同時に、相互接続線バイアの深さが一般導体レベル
より上の所定のレベルまで増加し、延長線バイア２２Ａ
を形成する。当然のことながら、延長線バイアの正確な
深さは、線そのものの所望の位置によって決まる。一実
施例では、潜在的なエッチ・ストップ１６でエッチング
を終了することができ、そのエッチ・ストップは絶縁体
領域の形成中に指定のレベルに事前に付着されている。
６により、絶縁層１１の表面をエッチングする。このエ
ッチング・ステップは、図２に示すように、接触バイア
を一般導体レベル１２まで延長するものである。延長し
た接触バイアは同図では要素２０Ａとして示されてい
る。同時に、相互接続線バイアの深さが一般導体レベル
より上の所定のレベルまで増加し、延長線バイア２２Ａ
を形成する。当然のことながら、延長線バイアの正確な
深さは、線そのものの所望の位置によって決まる。一実
施例では、潜在的なエッチ・ストップ１６でエッチング
を終了することができ、そのエッチ・ストップは絶縁体
領域の形成中に指定のレベルに事前に付着されている。
【００２９】この時点で第２のマスク２６は、接触バイ
アと相互接続線バイアの形成に対してその機能をすでに
果たしているので、ここで除去しても構わない。
アと相互接続線バイアの形成に対してその機能をすでに
果たしているので、ここで除去しても構わない。
【００３０】マスク２６の除去後、接触バイアと相互接
続線バイアを同時に充填するために金属を付着する。接
触バイアを充填すると、スタッドダウン３６が形成され
る。また、この金属は、エンドポイント検出領域２４が
存在する場合にこの領域も充填することになる。メタラ
イゼーション技法は当技術分野で周知のものであり、S.
M.シェ（Sze）著、VLSI Technology, 2nd Edition（19
88 McGraw-Hill Publishing Company）などに記載され
ている。この参考文献の第９章は特にこの話題に関する
ものであるが、シェの文献の内容全体が一般的に関連の
あるものなので、参照により本明細書に組み込まれる。
続線バイアを同時に充填するために金属を付着する。接
触バイアを充填すると、スタッドダウン３６が形成され
る。また、この金属は、エンドポイント検出領域２４が
存在する場合にこの領域も充填することになる。メタラ
イゼーション技法は当技術分野で周知のものであり、S.
M.シェ（Sze）著、VLSI Technology, 2nd Edition（19
88 McGraw-Hill Publishing Company）などに記載され
ている。この参考文献の第９章は特にこの話題に関する
ものであるが、シェの文献の内容全体が一般的に関連の
あるものなので、参照により本明細書に組み込まれる。
【００３１】また、この参考文献では、半導体構造内の
様々な導電微細形状に適した金属について論じている。
実例となる金属および合金としては、アルミニウム、
銅、ニッケル、モリブデン、タングステン、プラチナ、
二ケイ化タンタル、二ケイ化チタン、これらの物質によ
るその他の合金などがある。アルミニウム、アルミニウ
ム・シリコンなどのアルミニウム合金、銅、タングステ
ンは、相互接続のメタライゼーション用の物質として選
択されることが多い。
様々な導電微細形状に適した金属について論じている。
実例となる金属および合金としては、アルミニウム、
銅、ニッケル、モリブデン、タングステン、プラチナ、
二ケイ化タンタル、二ケイ化チタン、これらの物質によ
るその他の合金などがある。アルミニウム、アルミニウ
ム・シリコンなどのアルミニウム合金、銅、タングステ
ンは、相互接続のメタライゼーション用の物質として選
択されることが多い。
【００３２】金属の付着は、化学蒸着（ＣＶＤ）または
低圧化学蒸着（ＬＰＣＶＤ）などの既知の技法で行うこ
とができる。ＣＶＤおよびＬＰＣＶＤ用の特定の機器お
よびプロセス・パラメータの選択は、あまり苦労せずに
半導体処理の当業者が決定することができる。金属の付
着（通常、半導体構造の表面全体の上にブランケット風
に行う）によって、延長接触バイア２０Ａと延長線開口
部２２Ａも充填される。
低圧化学蒸着（ＬＰＣＶＤ）などの既知の技法で行うこ
とができる。ＣＶＤおよびＬＰＣＶＤ用の特定の機器お
よびプロセス・パラメータの選択は、あまり苦労せずに
半導体処理の当業者が決定することができる。金属の付
着（通常、半導体構造の表面全体の上にブランケット風
に行う）によって、延長接触バイア２０Ａと延長線開口
部２２Ａも充填される。
【００３３】次に、半導体構造のメタライゼーション表
面が平坦化されるのが一般的である。当技術分野では、
様々な平坦化の方法が知られている。特に適当な技法の
１つは化学機械研磨（ＣＭＰ）であり、これについては
米国特許第５２９２６８９号、米国特許第５２３４８６
８号、米国特許第４９４４８３６号、米国特許第４９１
０１５５号に記載されているが、いずれの特許も参照に
より本明細書に組み込まれる。簡単に説明すると、ＣＭ
Ｐは、表面を磨滅させるための研磨パッドとスラリーの
使用を含むものである。通常、ＣＭＰスラリーは、溶液
中に分散している、サイズを調整した小さい粒子、たと
えば、二酸化ケイ素粒子を含む。この溶液の液体部分
は、潤滑剤としてと同時に、研磨粒子の移動媒体として
も機能する。
面が平坦化されるのが一般的である。当技術分野では、
様々な平坦化の方法が知られている。特に適当な技法の
１つは化学機械研磨（ＣＭＰ）であり、これについては
米国特許第５２９２６８９号、米国特許第５２３４８６
８号、米国特許第４９４４８３６号、米国特許第４９１
０１５５号に記載されているが、いずれの特許も参照に
より本明細書に組み込まれる。簡単に説明すると、ＣＭ
Ｐは、表面を磨滅させるための研磨パッドとスラリーの
使用を含むものである。通常、ＣＭＰスラリーは、溶液
中に分散している、サイズを調整した小さい粒子、たと
えば、二酸化ケイ素粒子を含む。この溶液の液体部分
は、潤滑剤としてと同時に、研磨粒子の移動媒体として
も機能する。
【００３４】平坦化の完了後、半導体表面の指定の領域
上に第３のマスク３０を塗布し、図３に示すようにスタ
ッドアップを画定する。当然のことながら、マスク３０
の位置は、スタッドアップの所望の位置によって決ま
る。
上に第３のマスク３０を塗布し、図３に示すようにスタ
ッドアップを画定する。当然のことながら、マスク３０
の位置は、スタッドアップの所望の位置によって決ま
る。
【００３５】次に、露光した金属を適当な技法によって
エッチングし、スタッドアップ３２を形成するが、これ
は周囲の不要な金属を除去した後に残る金属のうちの最
上部の垂直部分である。当技術分野では、多くのタイプ
のエッチングが知られており、たとえば、上記シェの文
献などに記載されている。本発明のほとんどの実施例に
ついて好ましい金属エッチング方法は、反応性イオン・
エッチング（ＲＩＥ）であり、これは反応性スパッタ・
エッチング（ＲＳＥ）と呼ばれることもある。ＲＩＥに
関する詳細も当技術分野ではだいたい周知のものであ
る。
エッチングし、スタッドアップ３２を形成するが、これ
は周囲の不要な金属を除去した後に残る金属のうちの最
上部の垂直部分である。当技術分野では、多くのタイプ
のエッチングが知られており、たとえば、上記シェの文
献などに記載されている。本発明のほとんどの実施例に
ついて好ましい金属エッチング方法は、反応性イオン・
エッチング（ＲＩＥ）であり、これは反応性スパッタ・
エッチング（ＲＳＥ）と呼ばれることもある。ＲＩＥに
関する詳細も当技術分野ではだいたい周知のものであ
る。
【００３６】必要なエッチングの量は、スタッドアップ
の所望の高さならびに相互接続線３４の所望の厚さによ
って決まる。いずれの寸法も同じエッチング・ステップ
によって決まる。
の所望の高さならびに相互接続線３４の所望の厚さによ
って決まる。いずれの寸法も同じエッチング・ステップ
によって決まる。
【００３７】金属のエッチングは、エッチング時間の制
御など、いくつかの技法によってある程度制御すること
ができる。しかし、好ましい実施例では、図３に示すエ
ンドポイント検出トレンチ２４の使用によって、この段
階での精密なエッチングの程度がより容易に達成され
る。このトレンチ（前述のように、任意でプロセスのこ
れより前の段階で形成される）は、当初、絶縁層１１と
第１のマスク１８の上部表面側が開口している。その深
さは、スタッドアップ３２の最終的な高さならびに相互
接続線３４の厚さになるように事前に決定されている。
後者の寸法は図３には寸法「Ｙ」として表されている。
次にトレンチ２４は、金属が充填され、前述の金属付着
ステップ中に平坦化されている。
御など、いくつかの技法によってある程度制御すること
ができる。しかし、好ましい実施例では、図３に示すエ
ンドポイント検出トレンチ２４の使用によって、この段
階での精密なエッチングの程度がより容易に達成され
る。このトレンチ（前述のように、任意でプロセスのこ
れより前の段階で形成される）は、当初、絶縁層１１と
第１のマスク１８の上部表面側が開口している。その深
さは、スタッドアップ３２の最終的な高さならびに相互
接続線３４の厚さになるように事前に決定されている。
後者の寸法は図３には寸法「Ｙ」として表されている。
次にトレンチ２４は、金属が充填され、前述の金属付着
ステップ中に平坦化されている。
【００３８】したがって、半導体表面のエッチングは、
エンドポイント検出トレンチから金属が「除去」される
まで、すなわち、トレンチの底部表面４０に達するま
で、行うことができる。精密なエンドポイントは、反射
光（たとえば、レーザ・ビーム）により容易に決定でき
るものである。というのは、金属から絶縁材料へ瞬間的
にビームが通過することにより、反射信号の大きな変化
が発生するからである。これは、金属層そのものの所望
の深さまで、すなわち、最終的に線３４を構成すること
になる金属の塊まで、どの程度深くエッチングするかを
決定する難しさとは対照的である。
エンドポイント検出トレンチから金属が「除去」される
まで、すなわち、トレンチの底部表面４０に達するま
で、行うことができる。精密なエンドポイントは、反射
光（たとえば、レーザ・ビーム）により容易に決定でき
るものである。というのは、金属から絶縁材料へ瞬間的
にビームが通過することにより、反射信号の大きな変化
が発生するからである。これは、金属層そのものの所望
の深さまで、すなわち、最終的に線３４を構成すること
になる金属の塊まで、どの程度深くエッチングするかを
決定する難しさとは対照的である。
【００３９】図３を参照すると、エンドポイント検出ト
レンチ２４から金属を完全に除去した点までエッチング
すると、同時にトレンチ領域４２から金属が必要なだけ
除去される。したがって、特定の高さのスタッドアップ
３２が形成され、所定の最終厚さの金属相互接続線３４
が形成される。この時点でマスク３０はもはや不要なの
で、除去しても構わない。
レンチ２４から金属を完全に除去した点までエッチング
すると、同時にトレンチ領域４２から金属が必要なだけ
除去される。したがって、特定の高さのスタッドアップ
３２が形成され、所定の最終厚さの金属相互接続線３４
が形成される。この時点でマスク３０はもはや不要なの
で、除去しても構わない。
【００４０】次に、半導体構造の表面の上に通常、もう
１つの絶縁体層（図示せず）が塗布され、第１のマスク
１８まで平坦化される。適当な絶縁体層の例としては、
酸化ケイ素や、リンケイ酸またはボロリンケイ酸のよう
なガラス材料がある。前述のように、このような材料は
ＣＶＤまたはＬＰＣＶＤによって付着することができ
る。平坦化は、ＣＭＰなどの通常の方法で実行すること
ができる。
１つの絶縁体層（図示せず）が塗布され、第１のマスク
１８まで平坦化される。適当な絶縁体層の例としては、
酸化ケイ素や、リンケイ酸またはボロリンケイ酸のよう
なガラス材料がある。前述のように、このような材料は
ＣＶＤまたはＬＰＣＶＤによって付着することができ
る。平坦化は、ＣＭＰなどの通常の方法で実行すること
ができる。
【００４１】したがって、本発明の他の態様は、（ｉ）
基板の上に配置された絶縁体領域と、（ii）絶縁体領域
の内部にある一般導体レベルと、（iii）一般導体レベ
ルに接続された下端を有し、絶縁体領域の内部に位置す
る相互接続線に接続された上端を有する、少なくとも１
つのスタッドダウンと、（iv）相互接続線に接続された
下端を有し、絶縁体領域の上部表面でまたはその付近で
終端する上端を有する、少なくとも１つのスタッドアッ
プとを含む半導体構造に関するものであることは、明ら
かであるはずである。
基板の上に配置された絶縁体領域と、（ii）絶縁体領域
の内部にある一般導体レベルと、（iii）一般導体レベ
ルに接続された下端を有し、絶縁体領域の内部に位置す
る相互接続線に接続された上端を有する、少なくとも１
つのスタッドダウンと、（iv）相互接続線に接続された
下端を有し、絶縁体領域の上部表面でまたはその付近で
終端する上端を有する、少なくとも１つのスタッドアッ
プとを含む半導体構造に関するものであることは、明ら
かであるはずである。
【００４２】スタッドアップ、スタッドダウン、相互接
続線はセルフアラインであり、単一の金属層から形成さ
れる。当業者は、本発明のこの態様がスタッドアップ、
スタッドダウン、相互接続線を含む１つの金属層だけに
限定されないことを理解している。それぞれのスタッド
アップおよびスタッドダウンが相互接続線に接続された
状態で、複数のスタッドアップおよびスタッドダウンを
同じプロセスで半導体構造の断面上に形成することも可
能である。しかも、複数のスタッドアップまたはスタッ
ドダウンを単一の相互接続線に接続することも可能であ
る。
続線はセルフアラインであり、単一の金属層から形成さ
れる。当業者は、本発明のこの態様がスタッドアップ、
スタッドダウン、相互接続線を含む１つの金属層だけに
限定されないことを理解している。それぞれのスタッド
アップおよびスタッドダウンが相互接続線に接続された
状態で、複数のスタッドアップおよびスタッドダウンを
同じプロセスで半導体構造の断面上に形成することも可
能である。しかも、複数のスタッドアップまたはスタッ
ドダウンを単一の相互接続線に接続することも可能であ
る。
【００４３】さらに、半導体構造は、マスク１８を覆う
上部絶縁層の上に、様々な追加レベルの電気デバイス、
スタッド、メタライゼーション・パターンを含むことも
できる。このような追加レベルのそれぞれは、前述のよ
うに、少なくとも１つのスタッドアップ／相互接続線／
スタッドダウン配置を含むことができる。
上部絶縁層の上に、様々な追加レベルの電気デバイス、
スタッド、メタライゼーション・パターンを含むことも
できる。このような追加レベルのそれぞれは、前述のよ
うに、少なくとも１つのスタッドアップ／相互接続線／
スタッドダウン配置を含むことができる。
【００４４】本発明の半導体デバイスは、非常に低いピ
ッチを特徴とし、それにより、高密度の電気機構が可能
になる。さらに、スタッドおよび相互接続線は、非常に
精密な寸法を有する。このデバイスは、電気短絡などに
より発生する欠陥の数が非常に少ないことも特徴とす
る。
ッチを特徴とし、それにより、高密度の電気機構が可能
になる。さらに、スタッドおよび相互接続線は、非常に
精密な寸法を有する。このデバイスは、電気短絡などに
より発生する欠陥の数が非常に少ないことも特徴とす
る。
【００４５】エンドポイント検出トレンチの使用による
改良点に加え、上記のプロセスは顕著な利点をいくつか
発揮する。たとえば、スタッドアップは絶縁層内のバイ
アまたは「トラフ」に埋め込まれ、それにより、半導体
表面と面一になる。これは、半導体表面の上にスタッド
アップが形成される、J.クローニン他の上記米国特許第
４９６２０５８号に示されたプロセスとは対照的であ
る。また、米国特許４９６２０５８号はすべて単一の金
属層から形成されたスタッドアップ、相互接続線、スタ
ッドダウンを含むが、そこで構造を平坦化することは本
発明の場合よりかなり困難である場合もある。
改良点に加え、上記のプロセスは顕著な利点をいくつか
発揮する。たとえば、スタッドアップは絶縁層内のバイ
アまたは「トラフ」に埋め込まれ、それにより、半導体
表面と面一になる。これは、半導体表面の上にスタッド
アップが形成される、J.クローニン他の上記米国特許第
４９６２０５８号に示されたプロセスとは対照的であ
る。また、米国特許４９６２０５８号はすべて単一の金
属層から形成されたスタッドアップ、相互接続線、スタ
ッドダウンを含むが、そこで構造を平坦化することは本
発明の場合よりかなり困難である場合もある。
【００４６】さらに、本発明では、クローニン他の特許
よりエッチングすべき金属がかなり少なくてすみ、それ
により、「エッチ残留物」や金属「ストリンガ」の発生
が最小限になる。
よりエッチングすべき金属がかなり少なくてすみ、それ
により、「エッチ残留物」や金属「ストリンガ」の発生
が最小限になる。
【００４７】このプロセスでは、厚い配線構造と薄い配
線構造の両方を便宜的に形成することもできる。すなわ
ち、トラフまたはバイア内の金属配線の少なくとも一部
が相互接続線およびスタッドアップの全厚さに等しい厚
さを有することができるような領域を形成するために、
第３のマスクを使用することもできる。このような構造
は、たとえば、同一平面または配線レベル上に厚い金属
線（低抵抗用）と薄い金属線（低キャパシタンス用）を
設けることが望ましい場合など、場合によっては有利で
ある。
線構造の両方を便宜的に形成することもできる。すなわ
ち、トラフまたはバイア内の金属配線の少なくとも一部
が相互接続線およびスタッドアップの全厚さに等しい厚
さを有することができるような領域を形成するために、
第３のマスクを使用することもできる。このような構造
は、たとえば、同一平面または配線レベル上に厚い金属
線（低抵抗用）と薄い金属線（低キャパシタンス用）を
設けることが望ましい場合など、場合によっては有利で
ある。
【００４８】前述のように、本発明の実施例の一部は、
少なくとも１つのスタッドアップと、スタッドアップの
下端側でそれに接続された少なくとも１つの相互接続線
とを含む半導体構造を対象とする。スタッドダウンは不
要である。スタッドアップと相互接続線はセルフアライ
ンであり、単一の金属層から形成され、他の実施例のよ
うに絶縁領域内のトラフに埋め込まれる。このような構
造を形成するためのステップについては、すべてに前述
されている。同じく前述したように、この構造は、任意
で追加レベルの電気デバイス、スタッド、メタライゼー
ション・パターンを含むこともできる。
少なくとも１つのスタッドアップと、スタッドアップの
下端側でそれに接続された少なくとも１つの相互接続線
とを含む半導体構造を対象とする。スタッドダウンは不
要である。スタッドアップと相互接続線はセルフアライ
ンであり、単一の金属層から形成され、他の実施例のよ
うに絶縁領域内のトラフに埋め込まれる。このような構
造を形成するためのステップについては、すべてに前述
されている。同じく前述したように、この構造は、任意
で追加レベルの電気デバイス、スタッド、メタライゼー
ション・パターンを含むこともできる。
【００４９】ここに記載した構造が上記のエンドポイン
ト検出領域またはトレンチをも含むことができること
は、上記の説明により明らかであるはずである。事実、
本発明の他の実施例は、絶縁体領域の上に配置された金
属層内のバイアのエッチング深さを精密に制御するため
の一般的な方法に関し、 ａ）金属層バイア用の所望の開始点と平行かつ平面の位
置にある絶縁体領域内にエンドポイント検出トレンチを
形成するステップであって、前記エンドポイント・トレ
ンチが金属層バイア用の所望のエッチング深さと等しい
深さを有し、金属層を形成する金属で充填されるステッ
プと、 ｂ）絶縁体領域の表面上で露光した金属のすべてを方向
性エッチングするステップであって、エンドポイント検
出トレンチから金属が一掃または「除去」され、金属層
から必要な量の金属を同時に除去することによって所望
のバイアが形成されるまで前記エッチングが実行される
ステップとを含む。通常、最初に検出トレンチを充填す
る金属は、バイアが形成される金属層と同時に付着され
る。この技法は、前述のように、半導体構造を形成する
際に非常に有用である。
ト検出領域またはトレンチをも含むことができること
は、上記の説明により明らかであるはずである。事実、
本発明の他の実施例は、絶縁体領域の上に配置された金
属層内のバイアのエッチング深さを精密に制御するため
の一般的な方法に関し、 ａ）金属層バイア用の所望の開始点と平行かつ平面の位
置にある絶縁体領域内にエンドポイント検出トレンチを
形成するステップであって、前記エンドポイント・トレ
ンチが金属層バイア用の所望のエッチング深さと等しい
深さを有し、金属層を形成する金属で充填されるステッ
プと、 ｂ）絶縁体領域の表面上で露光した金属のすべてを方向
性エッチングするステップであって、エンドポイント検
出トレンチから金属が一掃または「除去」され、金属層
から必要な量の金属を同時に除去することによって所望
のバイアが形成されるまで前記エッチングが実行される
ステップとを含む。通常、最初に検出トレンチを充填す
る金属は、バイアが形成される金属層と同時に付着され
る。この技法は、前述のように、半導体構造を形成する
際に非常に有用である。
【００５０】開示のために本発明の好ましい実施例の一
部について説明してきたが、当業者には構造および処理
の詳細に関する各種変更が容易に明らかになるだろう。
一例として、上記の寸法例は、フォトリソグラフィなど
の継続的に改良された技法により同じ発明概念を今後か
なり小さい規模に応用可能であるという認識によって示
されたものであることに留意されたい。したがって、サ
イズ縮小に関するものなどの変更は、本発明の精神およ
び特許請求の範囲に含まれるものである。
部について説明してきたが、当業者には構造および処理
の詳細に関する各種変更が容易に明らかになるだろう。
一例として、上記の寸法例は、フォトリソグラフィなど
の継続的に改良された技法により同じ発明概念を今後か
なり小さい規模に応用可能であるという認識によって示
されたものであることに留意されたい。したがって、サ
イズ縮小に関するものなどの変更は、本発明の精神およ
び特許請求の範囲に含まれるものである。
【００５１】上記の特許、出版物、および文献は、いず
れも参照により本明細書に組み込まれるものとする。
れも参照により本明細書に組み込まれるものとする。
【００５２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００５３】（１）少なくとも１つのスタッドアップ
と、そのスタッドアップに接続された少なくとも１つの
相互接続線とを含み、スタッドアップと相互接続線がセ
ルフアラインであり、単一の金属層から形成されている
半導体構造を作成するための改良された方法において、
前記方法が、 ａ）半導体基板上に絶縁体領域を設けるステップと、 ｂ）事前選択された深さを有する少なくとも１つの開口
部を画定するために、マスクを使用して絶縁体領域をパ
ターン化してエッチングするステップと、 ｃ）開口部を充填するために金属を付着し、それによ
り、相互接続線を形成するステップと、 ｄ）金属充填開口部内に所望の寸法のスタッドアップ
を、前記スタッドアップの下端が相互接続線に接続さ
れ、前記スタッドアップの上端が絶縁体領域の上面でま
たはその付近で終端するように、パターン化して形成す
るステップとを含むことを特徴とする方法。 （２）ステップ（ｃ）でＣＶＤまたは低圧ＣＶＤによっ
て金属が付着されることを特徴とする、上記（１）に記
載の方法。 （３）半導体の表面の指定の領域の上に塗布されたマス
クの使用によりスタッドアップがパターン化して形成さ
れ、前記表面がステップ（ｃ）の付着中に少なくとも部
分的に金属によって覆われることを特徴とする、上記
（１）に記載の方法。 （４）スタッドアップの形成中に金属の不要な部分を除
去するために反応性イオン・エッチングを使用すること
を特徴とする、上記（３）に記載の方法。 （５）絶縁体領域が、二酸化ケイ素、リンケイ酸ガラ
ス、二酸化ケイ素と窒化ケイ素の合成物、およびポリイ
ミドからなるグループから選択された材料で形成される
ことを特徴とする、上記（１）に記載の方法。 （６）相互接続線が、アルミニウム、タングステン、
銅、アルミニウム・シリコン、およびそれらのいずれか
を含む合金からなるグループから選択された材料を含む
ことを特徴とする、上記（１）に記載の方法。 （７）ステップ（ｄ）におけるスタッドアップの形成
が、ステップ（ｃ）で付着された金属の指定の部分を除
去することによって行われることを特徴とする、上記
（１）に記載の方法。 （８）絶縁体領域の上部表面側で開口し、スタッドアッ
プの所望の高さと等しい深さを有するエンドポイント検
出トレンチを使用することによって、スタッドアップの
高さが決まり、前記検出トレンチがステップ（ｃ）中に
金属で充填され、検出トレンチからすべての金属が除去
されたことを検出すると、スタッドアップを形成するた
めに実行される金属除去ステップのエンドポイントが通
知されることを特徴とする、上記（７）に記載の方法。 （９）エンドポイント検出トレンチがエッチング・ステ
ップ（ｂ）中にエッチングによって形成されることを特
徴とする、上記（７）に記載の方法。 （１０）（ｉ）基板の上に配置された絶縁体領域と、
（ii）相互接続線に接続された下端を有し、絶縁体領域
の上部表面でまたはその付近で終端する上端を有する、
少なくとも１つのスタッドアップとを含み、スタッドア
ップおよび相互接続線が単一の金属層から形成されるこ
とを特徴とする半導体構造。 （１１）絶縁体領域の上面側で開口し、スタッドアップ
の高さと等しい深さを有するエンドポイント検出トレン
チをさらに含むことを特徴とする、上記（１０）に記載
の半導体構造。 （１２）少なくとも１つのスタッドアップと、少なくと
も１つのスタッドダウンと、スタッドアップをスタッド
ダウンに接続する少なくとも１つの相互接続線とを含
み、スタッドアップ、スタッドダウン、相互接続線がセ
ルフアラインであり、単一の金属層から形成されている
半導体構造を作成するための改良された方法において、
前記方法が、 ａ）半導体基板上に絶縁体領域を設けるステップであっ
て、前記領域がその内部に一般導体レベルを含むステッ
プと、 ｂ）事前選択された深さを有する少なくとも１つの接触
バイアを画定するために、第１のマスクによって絶縁体
領域をパターン化してエッチングするステップと、 ｃ）接触バイアの断面幅を含む少なくとも１つの相互接
続線バイアを画定するために、第２のマスクによって絶
縁体領域と第１のマスクの露光表面とをパターン化して
エッチングするステップと、 ｄ）接触バイアを指定の深さまで延長するために、第２
のマスクによって第１のマスクをパターン化してエッチ
ングするステップと、 ｅ）接触バイアを一般導体レベルまで延長するために第
１および第２のマスクにより絶縁体領域の表面をエッチ
ングすると同時に、相互接続線バイアの深さを一般導体
レベルより上の指定のレベルまで増加し、続いて第２の
マスクを除去するステップと、 ｆ）接続バイアと相互接続線バイアとを同時に充填する
ために金属を付着し、それにより、スタッドダウンと相
互接続線をそれぞれ形成するステップと、 ｇ）金属充填接触領域内に所望の寸法のスタッドアップ
を、前記スタッドアップの下端が相互接続線に接続さ
れ、前記スタッドアップの上端が絶縁体領域の上部表面
でまたはその付近で終端するように、パターン化して形
成するステップとを含むことを特徴とする方法。 （１３）第１のマスクがエッチ・ストップ層であること
を特徴とする、上記（１２）に記載の方法。 （１４）ステップ（ｅ）の指定のレベルが第２のエッチ
・ストップ層によって表されることを特徴とする、上記
（１２）に記載の方法。 （１５）絶縁体領域の表面がステップ（ｆ）後に平坦化
されることを特徴とする、上記（１２）に記載の方法。 （１６）絶縁体領域の指定の領域の上に塗布した第３の
マスクを使用してスタッドアップをパターン化して形成
することを特徴とする、上記（１２）に記載の方法。 （１７）スタッドアップの形成中に金属の不要な部分を
除去するために反応性イオン・エッチングを使用するこ
とを特徴とする、上記（１２）に記載の方法。 （１８）（ｉ）基板の上に配置された絶縁体領域と、
（ii）絶縁体領域の内部にある一般導体レベルと、（ii
i）一般導体レベルに接続された下端を有し、絶縁体領
域の内部に位置する相互接続線に接続された上端を有す
る、少なくとも１つのスタッドダウンと、（iv）相互接
続線に接続された下端を有し、絶縁体領域の上部表面で
またはその付近で終端する上端を有する、少なくとも１
つのスタッドアップとを含み、スタッドアップ、スタッ
ドダウン、および相互接続線がセルフアラインであり、
単一の金属層から形成されることを特徴とする半導体構
造。 （１９）絶縁体領域の上面側で開口し、スタッドアップ
の高さと等しい深さを有するエンドポイント検出トレン
チをさらに含むことを特徴とする、上記（１８）に記載
の半導体構造。 （２０）絶縁体領域の上に配置された金属層内のバイア
のエッチング深さを精密に制御する方法において、 ａ）金属層内のバイア用の所望の開始点と平行かつ平面
の位置にある絶縁体領域内に、金属層バイア用の所望の
エッチング深さと等しい深さを有し、金属層を形成する
金属で充填されたエンドポイント検出トレンチを形成す
るステップと、 ｂ）絶縁体領域の表面上で露光した金属のすべてを方向
性エッチングするステップであって、エンドポイント検
出トレンチから金属が除去され、金属層から必要な量の
金属を同時に除去することによって所望のバイアが形成
されるまで前記エッチングが実行されるステップとを含
むことを特徴とする方法。
と、そのスタッドアップに接続された少なくとも１つの
相互接続線とを含み、スタッドアップと相互接続線がセ
ルフアラインであり、単一の金属層から形成されている
半導体構造を作成するための改良された方法において、
前記方法が、 ａ）半導体基板上に絶縁体領域を設けるステップと、 ｂ）事前選択された深さを有する少なくとも１つの開口
部を画定するために、マスクを使用して絶縁体領域をパ
ターン化してエッチングするステップと、 ｃ）開口部を充填するために金属を付着し、それによ
り、相互接続線を形成するステップと、 ｄ）金属充填開口部内に所望の寸法のスタッドアップ
を、前記スタッドアップの下端が相互接続線に接続さ
れ、前記スタッドアップの上端が絶縁体領域の上面でま
たはその付近で終端するように、パターン化して形成す
るステップとを含むことを特徴とする方法。 （２）ステップ（ｃ）でＣＶＤまたは低圧ＣＶＤによっ
て金属が付着されることを特徴とする、上記（１）に記
載の方法。 （３）半導体の表面の指定の領域の上に塗布されたマス
クの使用によりスタッドアップがパターン化して形成さ
れ、前記表面がステップ（ｃ）の付着中に少なくとも部
分的に金属によって覆われることを特徴とする、上記
（１）に記載の方法。 （４）スタッドアップの形成中に金属の不要な部分を除
去するために反応性イオン・エッチングを使用すること
を特徴とする、上記（３）に記載の方法。 （５）絶縁体領域が、二酸化ケイ素、リンケイ酸ガラ
ス、二酸化ケイ素と窒化ケイ素の合成物、およびポリイ
ミドからなるグループから選択された材料で形成される
ことを特徴とする、上記（１）に記載の方法。 （６）相互接続線が、アルミニウム、タングステン、
銅、アルミニウム・シリコン、およびそれらのいずれか
を含む合金からなるグループから選択された材料を含む
ことを特徴とする、上記（１）に記載の方法。 （７）ステップ（ｄ）におけるスタッドアップの形成
が、ステップ（ｃ）で付着された金属の指定の部分を除
去することによって行われることを特徴とする、上記
（１）に記載の方法。 （８）絶縁体領域の上部表面側で開口し、スタッドアッ
プの所望の高さと等しい深さを有するエンドポイント検
出トレンチを使用することによって、スタッドアップの
高さが決まり、前記検出トレンチがステップ（ｃ）中に
金属で充填され、検出トレンチからすべての金属が除去
されたことを検出すると、スタッドアップを形成するた
めに実行される金属除去ステップのエンドポイントが通
知されることを特徴とする、上記（７）に記載の方法。 （９）エンドポイント検出トレンチがエッチング・ステ
ップ（ｂ）中にエッチングによって形成されることを特
徴とする、上記（７）に記載の方法。 （１０）（ｉ）基板の上に配置された絶縁体領域と、
（ii）相互接続線に接続された下端を有し、絶縁体領域
の上部表面でまたはその付近で終端する上端を有する、
少なくとも１つのスタッドアップとを含み、スタッドア
ップおよび相互接続線が単一の金属層から形成されるこ
とを特徴とする半導体構造。 （１１）絶縁体領域の上面側で開口し、スタッドアップ
の高さと等しい深さを有するエンドポイント検出トレン
チをさらに含むことを特徴とする、上記（１０）に記載
の半導体構造。 （１２）少なくとも１つのスタッドアップと、少なくと
も１つのスタッドダウンと、スタッドアップをスタッド
ダウンに接続する少なくとも１つの相互接続線とを含
み、スタッドアップ、スタッドダウン、相互接続線がセ
ルフアラインであり、単一の金属層から形成されている
半導体構造を作成するための改良された方法において、
前記方法が、 ａ）半導体基板上に絶縁体領域を設けるステップであっ
て、前記領域がその内部に一般導体レベルを含むステッ
プと、 ｂ）事前選択された深さを有する少なくとも１つの接触
バイアを画定するために、第１のマスクによって絶縁体
領域をパターン化してエッチングするステップと、 ｃ）接触バイアの断面幅を含む少なくとも１つの相互接
続線バイアを画定するために、第２のマスクによって絶
縁体領域と第１のマスクの露光表面とをパターン化して
エッチングするステップと、 ｄ）接触バイアを指定の深さまで延長するために、第２
のマスクによって第１のマスクをパターン化してエッチ
ングするステップと、 ｅ）接触バイアを一般導体レベルまで延長するために第
１および第２のマスクにより絶縁体領域の表面をエッチ
ングすると同時に、相互接続線バイアの深さを一般導体
レベルより上の指定のレベルまで増加し、続いて第２の
マスクを除去するステップと、 ｆ）接続バイアと相互接続線バイアとを同時に充填する
ために金属を付着し、それにより、スタッドダウンと相
互接続線をそれぞれ形成するステップと、 ｇ）金属充填接触領域内に所望の寸法のスタッドアップ
を、前記スタッドアップの下端が相互接続線に接続さ
れ、前記スタッドアップの上端が絶縁体領域の上部表面
でまたはその付近で終端するように、パターン化して形
成するステップとを含むことを特徴とする方法。 （１３）第１のマスクがエッチ・ストップ層であること
を特徴とする、上記（１２）に記載の方法。 （１４）ステップ（ｅ）の指定のレベルが第２のエッチ
・ストップ層によって表されることを特徴とする、上記
（１２）に記載の方法。 （１５）絶縁体領域の表面がステップ（ｆ）後に平坦化
されることを特徴とする、上記（１２）に記載の方法。 （１６）絶縁体領域の指定の領域の上に塗布した第３の
マスクを使用してスタッドアップをパターン化して形成
することを特徴とする、上記（１２）に記載の方法。 （１７）スタッドアップの形成中に金属の不要な部分を
除去するために反応性イオン・エッチングを使用するこ
とを特徴とする、上記（１２）に記載の方法。 （１８）（ｉ）基板の上に配置された絶縁体領域と、
（ii）絶縁体領域の内部にある一般導体レベルと、（ii
i）一般導体レベルに接続された下端を有し、絶縁体領
域の内部に位置する相互接続線に接続された上端を有す
る、少なくとも１つのスタッドダウンと、（iv）相互接
続線に接続された下端を有し、絶縁体領域の上部表面で
またはその付近で終端する上端を有する、少なくとも１
つのスタッドアップとを含み、スタッドアップ、スタッ
ドダウン、および相互接続線がセルフアラインであり、
単一の金属層から形成されることを特徴とする半導体構
造。 （１９）絶縁体領域の上面側で開口し、スタッドアップ
の高さと等しい深さを有するエンドポイント検出トレン
チをさらに含むことを特徴とする、上記（１８）に記載
の半導体構造。 （２０）絶縁体領域の上に配置された金属層内のバイア
のエッチング深さを精密に制御する方法において、 ａ）金属層内のバイア用の所望の開始点と平行かつ平面
の位置にある絶縁体領域内に、金属層バイア用の所望の
エッチング深さと等しい深さを有し、金属層を形成する
金属で充填されたエンドポイント検出トレンチを形成す
るステップと、 ｂ）絶縁体領域の表面上で露光した金属のすべてを方向
性エッチングするステップであって、エンドポイント検
出トレンチから金属が除去され、金属層から必要な量の
金属を同時に除去することによって所望のバイアが形成
されるまで前記エッチングが実行されるステップとを含
むことを特徴とする方法。
【図１】接触および線開口部と、エンドポイント検出領
域の形成のためのマスキングおよびエッチング・ステッ
プが行われている半導体構造の簡易断面図である。
域の形成のためのマスキングおよびエッチング・ステッ
プが行われている半導体構造の簡易断面図である。
【図２】線および接触開口部の下方延長を含む、図１の
構造に対する追加製造段階の断面図である。
構造に対する追加製造段階の断面図である。
【図３】スタッドおよび相互接続線の完成を示す、図２
の構造の断面図である。
の構造の断面図である。
１１ 絶縁層
１２ 一般導体レベル
１４ エッチ・ストップ層
１６ エッチ・ストップ層
１８ 第１のマスク
２０ 接触バイア
２２ 相互接続線バイア
２４ エンドポイント検出領域
２６ 第２のマスク
フロントページの続き
(56)参考文献 特開 平１−130529（ＪＰ，Ａ)
特開 平３−154331（ＪＰ，Ａ)
特開 平５−36842（ＪＰ，Ａ)
特開 平６−13470（ＪＰ，Ａ)
特開 平６−85070（ＪＰ，Ａ)
特開 平６−132287（ＪＰ，Ａ)
特開 平６−216342（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
Claims (14)
- 【請求項１】上部への接続を与える少なくとも１つのス
タッドアップと、そのスタッドアップに接続された少な
くとも１つの相互接続線とを有する配線層を含み、スタ
ッドアップと相互接続線がセルフアラインであり、単一
の金属層から形成され配線層を含む半導体構造を作成す
るための改良された方法において、前記方法が、 ａ）半導体基板上に絶縁体領域を設けるステップと、 ｂ）事前選択された深さを有する少なくとも１つの開口
部を画定するために、マスクを使用して絶縁体領域をパ
ターン化してエッチングするステップと、 ｃ）開口部を充填するために金属を付着し、それによ
り、相互接続線を形成するステップと、 ｄ）金属充填開口部内に所望の寸法のスタッドアップ
を、前記スタッドアップの下端が相互接続線に接続さ
れ、前記スタッドアップの上端が絶縁体領域の上面でま
たはその付近で終端するように、パターン化して形成す
るステップとを含み、 絶縁体領域の上部表面側で開口し、前記スタッドアップ
の所望の高さと等しい深さを有するエンドポイント検出
トレンチを使用することによって、前記スタッドアップ
の高さが決まり、前記検出トレンチがステップ（ｃ）に
おいて金属で充填され、 前記検出トレンチからすべての金属が除去されたことを
検出すると、ステップ（ｄ）において前記スタッドアッ
プを形成するために実行される金属除去ステップのエン
ドポイントが通知されることを特徴とする方法。 - 【請求項２】ステップ（ｃ）でＣＶＤまたは低圧ＣＶＤ
によって金属が付着されることを特徴とする、請求項１
に記載の方法。 - 【請求項３】半導体の表面の指定の領域の上に塗布され
たマスクの使用によりスタッドアップがパターン化して
形成され、前記表面がステップ（ｃ）の付着中に少なく
とも部分的に金属によって覆われることを特徴とする、
請求項１に記載の方法。 - 【請求項４】スタッドアップの形成中に金属の不要な部
分を除去するために反応性イオン・エッチングを使用す
ることを特徴とする、請求項３に記載の方法。 - 【請求項５】絶縁体領域が、二酸化ケイ素、リンケイ酸
ガラス、二酸化ケイ素と窒化ケイ素の合成物、およびポ
リイミドからなるグループから選択された材料で形成さ
れることを特徴とする、請求項１に記載の方法。 - 【請求項６】相互接続線が、アルミニウム、タングステ
ン、銅、アルミニウム・シリコン、およびそれらのいず
れかを含む合金からなるグループから選択された材料を
含むことを特徴とする、請求項１に記載の方法。 - 【請求項７】ステップ（ｄ）におけるスタッドアップの
形成が、ステップ（ｃ）で付着された金属の指定の部分
を除去することによって行われることを特徴とする、請
求項１に記載の方法。 - 【請求項８】エンドポイント検出トレンチがエッチング
・ステップ（ｂ）中にエッチングによって形成されるこ
とを特徴とする、請求項１に記載の方法。 - 【請求項９】上部への接続を与える少なくとも１つのス
タッドアップと、下部への接続を与える少なくとも１つ
のスタッドダウンと、スタッドアップをスタッドダウン
に接続する少なくとも１つの相互接続線とを有する配線
層を含み、スタッドアップ、スタッドダウン、相互接続
線がセルフアラインであり、単一の金属層から形成され
た配線層を含む半導体構造を作成するための改良された
方法において、前記方法が、 ａ）半導体基板上に絶縁体領域を設けるステップであっ
て、前記領域がその内部に一般導体レベルを含むステッ
プと、 ｂ）事前選択された深さを有する少なくとも１つの接触
バイアを画定するために、第１のマスクによって絶縁体
領域をパターン化してエッチングするステップと、 ｃ）接触バイアの断面幅を含む少なくとも１つの相互接
続線バイアを画定するために、第２のマスクによって絶
縁体領域と第１のマスクの露出表面とをパターン化して
エッチングするステップと、 d）接触バイアを一般導体レベルまで延長するために第
１および第２のマスクにより絶縁体領域の表面をエッチ
ングすると同時に、相互接続線バイアの深さを一般導体
レベルより上の指定のレベルまで増加し、続いて第２の
マスクを除去するステップと、 e）接続バイアと相互接続線バイアとを同時に充填する
ために金属を付着し、それにより、スタッドダウンと相
互接続線をそれぞれ形成するステップと、 f）金属充填接触領域内に所望の寸法のスタッドアップ
を、前記スタッドアップの下端が相互接続線に接続さ
れ、前記スタッドアップの上端が絶縁体領域の上部表面
でまたはその付近で終端するように、パターン化して形
成するステップとを含み、 絶縁体領域の上部表面側で開口し、前記スタッドアップ
の所望の高さと等しい深さを有するエンドポイント検出
トレンチを使用することによって、前記スタッドアップ
の高さが決まり、前記検出トレンチがステップ（e）に
おいて金属で充填され、 前記検出トレンチからすべての金属が除去されたことを
検出すると、ステップ（f）において前記スタッドアッ
プを形成するために実行される金属除去ステップのエン
ドポイントが通知されることを特徴とする方法。 - 【請求項１０】第１のマスクがエッチ・ストップ層であ
ることを特徴とする、請求項９に記載の方法。 - 【請求項１１】ステップ（ｄ）の指定のレベルが第２の
エッチ・ストップ層によって表されることを特徴とす
る、請求項９に記載の方法。 - 【請求項１２】絶縁体領域の表面がステップ（ｅ）後に
平坦化されることを特徴とする、請求項９に記載の方
法。 - 【請求項１３】絶縁体領域の指定の領域の上に塗布した
第３のマスクを使用してスタッドアップをパターン化し
て形成することを特徴とする、請求項９に記載の方法。 - 【請求項１４】スタッドアップの形成中に金属の不要な
部分を除去するために反応性イオン・エッチングを使用
することを特徴とする、請求項９に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/524,558 US5539255A (en) | 1995-09-07 | 1995-09-07 | Semiconductor structure having self-aligned interconnection metallization formed from a single layer of metal |
| US08/524558 | 1995-09-07 |
Publications (2)
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| JPH09116000A JPH09116000A (ja) | 1997-05-02 |
| JP3396135B2 true JP3396135B2 (ja) | 2003-04-14 |
Family
ID=24089725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23558196A Expired - Fee Related JP3396135B2 (ja) | 1995-09-07 | 1996-09-05 | 複数レベルのセルフアライン相互接続メタライゼーションを有する半導体構造の作成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5539255A (ja) |
| JP (1) | JP3396135B2 (ja) |
| KR (1) | KR100245970B1 (ja) |
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-
1996
- 1996-02-07 US US08/597,747 patent/US5663101A/en not_active Expired - Fee Related
- 1996-08-17 KR KR1019960034095A patent/KR100245970B1/ko not_active IP Right Cessation
- 1996-09-05 JP JP23558196A patent/JP3396135B2/ja not_active Expired - Fee Related
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1997
- 1997-04-10 US US08/838,580 patent/US5960254A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09116000A (ja) | 1997-05-02 |
| KR100245970B1 (ko) | 2000-03-02 |
| KR970018088A (ko) | 1997-04-30 |
| US5539255A (en) | 1996-07-23 |
| US5663101A (en) | 1997-09-02 |
| US5960254A (en) | 1999-09-28 |
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