JPH0360055A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

Info

Publication number
JPH0360055A
JPH0360055A JP2195111A JP19511190A JPH0360055A JP H0360055 A JPH0360055 A JP H0360055A JP 2195111 A JP2195111 A JP 2195111A JP 19511190 A JP19511190 A JP 19511190A JP H0360055 A JPH0360055 A JP H0360055A
Authority
JP
Japan
Prior art keywords
metal
insulating layer
contact hole
photoresist
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2195111A
Other languages
English (en)
Inventor
Roy Mo
ロイ モウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SMC STANDARD MICROSYST CORP
Standard Microsystems LLC
Original Assignee
SMC STANDARD MICROSYST CORP
Standard Microsystems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SMC STANDARD MICROSYST CORP, Standard Microsystems LLC filed Critical SMC STANDARD MICROSYST CORP
Publication of JPH0360055A publication Critical patent/JPH0360055A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • Y10S438/951Lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体集積回路の紹み立てに関し。
特に、非常に大規模集積(VLSI)回路の製造に関す
る。
〔従来の技術] MO3型VLSI集積回路における最近の進歩により、
集積回路は高速度で動作し、且つ、中寸法のパターンで
搭載密度を高くできるようになっている。MOS装置は
ますます複雑となっているが、このような傾向に対して
、既存の材料や製造方法、は限界に来ている。MOS装
置の平面パターンは、1μm以下まで縮小されているの
で1回路密度は増加し、接点穴は益々小さくなり、そし
て線幅はますます狭くなっている。これらの集積回路に
組み込まれているMOS装置の抵抗は、増加する傾向に
あり、この増加した抵抗により時定数RCが増加し、そ
れによってMOS装置の動作スピードが制限されている
。装置の動作スピードをより速くするために、MOS装
置構造の抵抗をより低くすることに多くの努力がなされ
て来ている。
この問題の一つの解決策は、タングステンのような耐熱
性金属およびその耐熱性金属のケイ素化合物を高導電性
で、低抵抗の接続金属材料とじて用いることである。こ
れらの金属の使用により。
第1層の相互接続及びゲート電極のための多結晶シリコ
ンの代替物、多層相互接続のためのアルミニウム代替物
および繁雑な傾斜接点の食刻の必要のないコンタクト外
式およびバイアホールのプレナリゼーションの方法が得
られる。
装置寸法は縮小され、−チップ当たりの装置数が増加す
る。相互接続層を追加する必要が生じた。
二重金属法は、現在広く行われており、3層法もしばし
ば用いられているが4層法は開発途上にある。VLS 
I多層相互接続の進歩を制限している主な要因の一つは
、ウェハ上のトポグラフィ−(面形状)である。現在の
製造研究は、ウエノ)上のトポグラフィに伴う問題を回
避あるいは排除することを目的としている。下層構造に
よって形成されたトポグラフィを排除するためには、あ
る程度の量のプレーナリゼーション(planal 1
zaNon)が要求されている。しかしながら、要求さ
れるプレーナリゼーシッンを達成するには、特に正確な
工程制御を必要とし、工程の複雑化と、製品収率の減少
を伴う。
多層MOS集積回路の製造に用いられる通常の方法にお
いては、絶縁層を基板の表面に形成し。
この絶縁層中に接点穴を形成し、第1の金属層を形成し
て食刻する。続いて、第2の絶縁層(中間絶縁層)を、
金属層上に形成し、フォトレジスト層をこの第2の絶縁
層上に形成する。続いて、この構造体に、中間絶縁層の
プレーナリゼーションを達成するように、ブランケット
エッチバックを施す。続いて、中間絶a層中にMlの金
属上の平面に達するバイアホールを形成する。その後、
パッシベーション層を形成して1食刻を行う。
しかしながら1通常の多層方法には非常に多くの問題が
伴う。例えば、厳しいトポグラフィによって結果する階
段状の金属被服の問題や、残留金属の問題がある。この
問題から、近接した相互接続が電気的に開放状態となっ
たり、近接した相互接続部間に内部短絡を生じる。じょ
の通常の方法に伴う他の欠点は、(特にアルミニウムを
用いた場合の)狭い相互接続部上の電気移動(elec
troIIIgration)とバイアホール及び接点
穴の周囲の金属の重複(ドツグボーン構造)の必要性と
である。
後者の必要性は装置の搭載密度を減少し9回路特性の低
下をもたらす。
これらの問題を解決する方法は、特許出願明細書第10
7573号、米国特許明細舎弟4,764.484号お
よび本出願人による米国出願第107487の明細書中
に述べられている。これら先願の明細書中に述べられた
方法と共通するものは、上、下の絶縁層を分離するため
にシリコンフィルムのブランケットを用いることである
[発明が解決しようとする課題] しかしながら、これらの従来方法は改善されたドブグラ
フィをもつ高密度VLS1回路を製造するのに有用であ
るが、これらの方法で用いられるシリコンフィルムは、
その形成の間に上手に制御されていないと、汚染される
結果となる。
シリコンフィルムの一つの形態は、シリコンフィルム中
の粒子のクラスタの形成である。もし。
それらの粒子が2つの金属線間に位置するならば。
それらの金属線間の短絡を発生させる。
したがって1本発明は一つの金属配線から他の金属配線
に連続したシリコンによる接続がなく。
これによって近接する金属配線間の不要な短絡を防止で
きる方法を提供することを技術課題とするものである。
本発明の一般的な目的は、VLSI装置の組み立てにお
いて1通常必要とされる中間絶縁層のプレナリゼーショ
ンと金属エツチングを必要としないMO3型集積回路に
おいて、相互接続部の製造方法を提供することにある。
本発明の他の目的は、高密度で信頼性の高いVLSI装
置を提供することにある。
本発明の更にもう一つの目的は、金属配線間の発生を除
去した上述の方法を提供することにある。
[課題を解決するための手段] 本発明によれば、基板の主表面に第1の絶縁層を形成す
る工程と、該第1の絶縁層に上記基板の主表面に達する
接点穴を形成する工程と、該接点穴を第1の金属で充填
する工程と、上記第1の絶縁層と上記金属充填された接
点穴を覆う第2の絶縁層を形成する工程と、該第2の絶
縁層を覆うフォトレジストのパターンを形成する工程と
、該フォトレジストパターン中の少なくとも一つの開口
および上記金属充填された接点穴を連通する開口を上記
第2の絶縁層中に形成する工程と、上記金属充填された
接点穴の上面及び上記第2の絶縁層の上記開口の側面に
沿った部分に、上記フォトレジストパターンの開口側面
に達しないように、シリコン又は第2の金属を形成する
工程と、上記フォトレジストパターンを除去する工程と
、上記接点穴の上記第1の金属と電気的接触するように
上記第2の絶縁層の上記開口内に第3の金属を形成する
工程とを有することを特徴とする集積回路の製造方法が
得られる。
また1本発明によれば、前記集積回路の製造方法におい
て、上記第1.第2及び第3の金属は夫々タングステン
であることを特徴とする集積回路の製造方法が得られる
更に1本発明によれば、前記集積回路の製造方法におい
て、上記フォトレジストパターンの形成は、イメージ反
転法とリフトオフ法で行われることを特徴とする集積回
路の製造方法が得られる。
即ち1本発明の集積回路の製造方法は、基板上の第1の
絶縁層に形成した接点穴を金属で充填し。
第1の絶縁層で覆い、その上をフォトレジストで覆い、
写真技術によりパターンを形成する。
第2の絶縁層中に溝を形成し、タングステンのような金
属又はシリコンの薄層をスパッタされ。
又は蒸着により、フォトレジストの上面と、上記溝の底
と側壁に形成する。フォトレジストパターンをリフトオ
フにより取り除き、その後、上記溝を金属で充填する。
この際、前もって溝の底と側壁に形成されたシリコン又
は金属を消費する。
[実施例] 本発明の実施例を図面を参照して説明する。
第1図について述べると、集積回路を形成するMO5装
置をシリコン基板10に形成する方法の前半終了に引続
く半導体集積回路を示している。
集積回路の製造方法の後半における本発明の方法によれ
ば1例えば、0.3〜2.5μmの間の厚さを有する二
酸化ケイ素の絶縁層12を基板10の上表面に形成する
。接点窓又は接点穴14を基板10の上面に達するよう
に絶縁層12中に形成する。続いて、タングステンのよ
うな金属16を。
通常の化学前1i (CVD)法によって、接点穴14
を充填するように形成する。この際に、第1図に示すよ
うに、絶縁層12の上表面には、金属はない。
その後に、第2図に示すように1例えば、二酸化ケイ素
の第2の絶縁層18を、絶縁層12と金属充填接点穴1
4.16の上に形成する。第2の絶縁層18の厚さは好
ましくは0.3と2.5μmとの間で、実質的に相互接
続部の厚さに等しい。
次に、フォトレジスト20を、第2の絶縁層18の上面
上に形成する。フォトレジスト系20は、イメージ反転
方法の選択エツチングを確実にするための中間層として
金属又は無機材料からなる公知の多重層のサンドイッチ
構造の一つである。
本発明のイメージ反転方法で用いられる多重層のフォト
レジストは、シプレー社のAZ5200からなるもので
ある。
フォトレジスト20をイメージ反転法で処理し。
フォトレジスト20を現像後、リフトオフ工程を行い、
第3図に示すように、底面に比べて上面がより広い基部
をもつ逆台形を有するフォトレジスト20パターン領域
を形成する。イメージ反転工程と、リフトオフ工程の詳
細は、それ自体は新規なものではない。例えば、ジョー
ンズ・ニス・ケーとチャツプマン・アール・シーによる
“イメージ反転“実際的のリフトオフへのアプローチ、
ニス・ピー◆アイ・イー処理、  vol、 771.
  レジスト技術とプロセスの進歩IV (1987)
、p。
231;モリツ エイチによる“光学的単層リフトオフ
プロセス“、電子装置のI EEE会報。
vol、Ed−32,No、3.1985.p。
672;ロング・エム・エルとニューマン・ジ工−によ
る。°標準ポジティブフォトレジストによるイメージ反
転技術” ニス・ピー・アイ・イー処理vo1.469
.  レジスト技術会報(1984)P、189.に開
示されている。これらの方法の種々の工程は1通常、ポ
ジティブレジスト被覆。
軟焼酸、パターン露出、流体露出1反転焼成、イメージ
現像、その後の金属形成前におけるもう一つの焼成を含
んでおり、これらは、従来技術で知られており、それゆ
え、この明細書では詳細な説明は省略する。
第3図の構造体は、続いてプラズマエツチングあるいは
イオン反応エツチングを行われ第2の絶縁層18の部分
を貫通して食刻して、絶縁層18中に溝22を形成する
。接点穴14に充填されたタングステン16の上面が、
この食刻操作を終了するための目印となる。その代わり
に、第2の絶縁層を貫通する食刻は、タングステンを充
填した接点穴14の上表面で終るように1時間制御され
ても良い。
その後、第5図に示すように、シリコン又はタングステ
ンの薄層を第4図の構造体上にスパッタ又は蒸着によっ
て形成する。パターン状のフォトレジスト領域20の逆
くさび形状、即ち、リフトオフ構造と、スパッタ特有の
影効果の結果として。
シリコン又は金属は、24で示されるフォトレジスト領
域20上面、26で示される溝22の底面に形成され溝
22の側壁に沿って延在するように形成される。重要な
ことは、パターン形成されたフォトレジスト領域20の
側壁が傾斜しているので、第5図に示すように、スパッ
タ又は蒸着シリコンス又は金属はパターン形成されたフ
ォトレジスト側壁上には付着せず、それによりシリコン
又はタングステンが溝の側壁上で、不連続となるように
形成される。
方法の次工程で、シリコン又はタングステンフィルム2
4を被着されたフォトレジスト領域20を1.クロム酸
のような湿式化学物質の使用により除去する。もし、フ
ォトレジスト領域20の垂直側壁上にシリコンまたはタ
ングステンフィルムがあると、これらのフォトレジスト
領域を、化学除去方法によって取り除くことはできない
。得られた構造としては、第6図に示すように、シリコ
ン又はタングステン層26が溝22の側壁を被覆しかつ
接点穴16中のタングステン上に被着している。
この工程に続いて、露出したシリコン又はタングステン
26を底面と溝側壁のかなりの領域まで有している金属
溝22を、第7図の28で示されるように金属により充
填するように1例えば、化学蒸着(CVD)法によって
、タングステンのような金属を溝22中に形成する。こ
の工程の間に。
金ff(タングステン)16上のシリコン26は完全に
消耗され下層接点大中の金属(タングステン)16に直
接物理的かつ電気的に接触した金属(タングステン)2
8を形成する。これによって、2つのタングステン相互
接続層28と16との間に。
いかなる面間の抵抗も存在しないことが保証される。
第8図に示されるように、単一金属法のための構造を完
成するために、第7図の構造体上にパッシベーション層
30を形成し、パターンを形成する。
第9図に示すような多層の金属構造を製造することを望
むならば、第1〜8図に示される工程を遂行し、その後
筒3の絶縁層32を形成する。
第3の絶縁層32中に形成した接点穴を、下層の金属充
填溝28に電気的接触するように金属34(即ち、タン
グステン)によって充填し、その後、第4の絶縁層36
を形成する。
第3〜7図に関して述べたように、金属溝を絶縁層36
中に形成し、下層の金属充填接点穴34に電気的に接触
するように金属(即ち、タングステン)を充填する。続
いて、バッジベージラン層40を形成し、パターン形成
して、第9図の多層構造の製造を完成させる。
より多くの相互接続層の構造を形成する場合には、第1
〜7図に示す工程を、繰り返せばよい。
本発明の方法が、この出願明細書の前後に示した目的を
達成していることは、理解されるであろつO [発明の効果] 以上説明したように1本発明によれば、従来VLSI装
置の製造において必要とされていた2つの複雑で困難な
作業、即ち、中間絶縁層のプレナリゼーションと金属の
エツチングを必要としないので、簡単なMOS形集積回
路の製造方法を提供することができる。
また1本発明によれば、金属線間の短絡の発生すること
の恐れのない方法を提供することができる。
更に1本発明によれば、正角写像の金属被覆を形成する
ことによって、信頼できるVLS I装置を製造するこ
とができる。
また9本発明によれば、接点穴及びバイアホールで金属
を重複させる必要がないので、より高い充填密度の与え
るVLSI装置を製造することができる。
【図面の簡単な説明】
第1図から第7図は本発明の方法において、その組み立
ての様々の段階の一例を示すVLSIMO9集積回路の
横断面図であり、第8図は完成された集積回路の構造を
示す。第9図は本発明の方法により形成された多層構造
の集積回路を示す第8図と同様の横断面図である。 図中、10・・・シリコン基板、12・・・第1の絶縁
層、14・・・接点穴、16・・・金属、18は第2の
絶縁層、20・・・フォトレジスト、22・・・溝、2
4・・・シリコン又はタングステンフィルム、26・・
・シリコン又はタングステン層、28・・・金属、30
・・・パッシベーション層、32・・・第3の絶縁層、
34・・・金属、36・・・絶縁層、40・・・パッシ
ベーション層。 FIG、5 FIG、7

Claims (1)

  1. 【特許請求の範囲】 1、基板の主表面に第1の絶縁層を形成する工程と、 該第1の絶縁層に上記基板の主表面に達する接点穴を形
    成する工程と、 該接点穴を第1の金属で充填する工程と、 上記第1の絶縁層と上記金属充填された接点穴を覆う第
    2の絶縁層を形成する工程と、 該第2の絶縁層を覆うフォトレジストのパターンを形成
    する工程と、 該フォトレジストパターン中の少なくとも一つの開口お
    よび上記金属充填された接点穴を連通する開口を上記第
    2の絶縁層中に形成する工程と、上記金属充填された接
    点穴の上面及び上記第2の絶縁層の上記開口の側面に沿
    った部分に、上記フォトレジストパターンの開口側面に
    達しないように、シリコン又は第2の金属を形成する工
    程と、上記フォトレジストパターンを除去する工程と、
    上記接点穴の上記第1の金属と電気的接触するように上
    記第2の絶縁層の上記開口内に第3の金属を形成する工
    程とを有することを特徴とする集積回路の製造方法。 2、第1請求項記載の集積回路の製造方法において、上
    記第1、第2及び第3の金属は夫々タングステンである
    ことを特徴とする集積回路の製造方法。 3、第1請求項記載の集積回路の製造方法において、上
    記フォトレジストパターンの形成は、イメージ反転法と
    リフトオフ法で行われることを特徴とする集積回路の製
    造方法。
JP2195111A 1989-07-25 1990-07-25 集積回路の製造方法 Pending JPH0360055A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/384,974 US4933303A (en) 1989-07-25 1989-07-25 Method of making self-aligned tungsten interconnection in an integrated circuit
US384974 1995-02-07

Publications (1)

Publication Number Publication Date
JPH0360055A true JPH0360055A (ja) 1991-03-15

Family

ID=23519521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2195111A Pending JPH0360055A (ja) 1989-07-25 1990-07-25 集積回路の製造方法

Country Status (3)

Country Link
US (1) US4933303A (ja)
JP (1) JPH0360055A (ja)
GB (1) GB2234394B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5135818A (en) * 1989-03-28 1992-08-04 Hitachi Maxell, Ltd. Thin soft magnetic film and method of manufacturing the same
JP2006202315A (ja) * 2000-07-06 2006-08-03 Onspec Electronic Inc Pcの有無によらずに数種類のフラッシュメモリカードを読み取るためのフラッシュメモリカード読取/書込み装置
JP2011527832A (ja) * 2008-07-11 2011-11-04 サンディスク スリーディー,エルエルシー 不揮発性メモリデバイスを製作する方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5190824A (en) 1988-03-07 1993-03-02 Semiconductor Energy Laboratory Co., Ltd. Electrostatic-erasing abrasion-proof coating
US5233223A (en) * 1989-01-09 1993-08-03 Nec Corporation Semiconductor device having a plurality of conductive layers interconnected via a tungsten plug
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH04226054A (ja) * 1990-03-02 1992-08-14 Toshiba Corp 多層配線構造を有する半導体装置及びその製造方法
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5149674A (en) * 1991-06-17 1992-09-22 Motorola, Inc. Method for making a planar multi-layer metal bonding pad
DE69220559T2 (de) * 1991-12-18 1997-12-18 Sgs Thomson Microelectronics Verfahren zur Herstellung von Kontakten in Löchern in integrierten Schaltungen
US5187121A (en) * 1991-12-18 1993-02-16 International Business Machines Corporation Process for fabrication of a semiconductor structure and contact stud
US5252516A (en) * 1992-02-20 1993-10-12 International Business Machines Corporation Method for producing interlevel stud vias
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
KR100343222B1 (ko) * 1995-01-28 2002-11-23 삼성에스디아이 주식회사 전계방출표시소자의제조방법
JPH08321486A (ja) * 1995-05-24 1996-12-03 Sony Corp 金属膜のパターン形成方法
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5998295A (en) * 1996-04-10 1999-12-07 Altera Corporation Method of forming a rough region on a substrate
US5854128A (en) 1996-04-29 1998-12-29 Micron Technology, Inc. Method for reducing capacitive coupling between conductive lines
DE19618895A1 (de) * 1996-05-10 1997-11-13 Itt Ind Gmbh Deutsche Verfahren zum Bearbeiten von Seitenflächen elektronischer Elemente
US5731624A (en) * 1996-06-28 1998-03-24 International Business Machines Corporation Integrated pad and fuse structure for planar copper metallurgy
TW363239B (en) * 1997-06-23 1999-07-01 United Microelectronics Corp Manufacturing method for bonding pad windows
JP4074014B2 (ja) * 1998-10-27 2008-04-09 株式会社東芝 半導体装置及びその製造方法
US6295721B1 (en) * 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
JP2002093811A (ja) * 2000-09-11 2002-03-29 Sony Corp 電極および半導体装置の製造方法
KR100914450B1 (ko) 2002-12-28 2009-08-28 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
KR100770541B1 (ko) * 2005-12-29 2007-10-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
TWI468093B (zh) * 2008-10-31 2015-01-01 Princo Corp 多層基板之導孔結構及其製造方法
JP2012199381A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 半導体装置およびその製造方法
KR101983672B1 (ko) 2012-11-07 2019-05-30 삼성전자 주식회사 반도체 장치의 제조 방법
CN105655257A (zh) * 2016-01-13 2016-06-08 深圳市华星光电技术有限公司 薄膜晶体管结构的制造方法
RU2767154C1 (ru) * 2021-04-30 2022-03-16 Федеральное государственное бюджетное образовательное учреждение высшего образования "Чеченский государственный университет" Способ изготовления металлических межсоединений

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5487175A (en) * 1977-12-23 1979-07-11 Cho Lsi Gijutsu Kenkyu Kumiai Method of fabricating semiconductor
DE3175488D1 (en) * 1981-02-07 1986-11-20 Ibm Deutschland Process for the formation and the filling of holes in a layer applied to a substrate
JPS60115245A (ja) * 1983-11-28 1985-06-21 Toshiba Corp 半導体装置の製造方法
US4630357A (en) * 1985-08-02 1986-12-23 Ncr Corporation Method for forming improved contacts between interconnect layers of an integrated circuit
US4666737A (en) * 1986-02-11 1987-05-19 Harris Corporation Via metallization using metal fillets
US4822749A (en) * 1987-08-27 1989-04-18 North American Philips Corporation, Signetics Division Self-aligned metallization for semiconductor device and process using selectively deposited tungsten
US4764484A (en) * 1987-10-08 1988-08-16 Standard Microsystems Corporation Method for fabricating self-aligned, conformal metallization of semiconductor wafer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5135818A (en) * 1989-03-28 1992-08-04 Hitachi Maxell, Ltd. Thin soft magnetic film and method of manufacturing the same
JP2006202315A (ja) * 2000-07-06 2006-08-03 Onspec Electronic Inc Pcの有無によらずに数種類のフラッシュメモリカードを読み取るためのフラッシュメモリカード読取/書込み装置
JP2011527832A (ja) * 2008-07-11 2011-11-04 サンディスク スリーディー,エルエルシー 不揮発性メモリデバイスを製作する方法

Also Published As

Publication number Publication date
GB2234394A (en) 1991-01-30
GB9016260D0 (en) 1990-09-12
GB2234394B (en) 1993-07-21
US4933303A (en) 1990-06-12

Similar Documents

Publication Publication Date Title
JPH0360055A (ja) 集積回路の製造方法
US4789648A (en) Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US6051882A (en) Subtractive dual damascene semiconductor device
US4617193A (en) Planar interconnect for integrated circuits
JPH0834772B2 (ja) 半導体素子の製造方法
JPH0779106B2 (ja) 半導体集積回路の製造方法
JPH11168105A (ja) 半導体集積回路の製造方法
KR100215847B1 (ko) 반도체 장치의 금속 배선 및 그의 형성 방법
US5109267A (en) Method for producing an integrated circuit structure with a dense multilayer metallization pattern
JPH01503021A (ja) シリコンウエハ内に貫通導体を形成する為の平担化方法
JPH0563940B2 (ja)
JPS63244858A (ja) 金属配線の形成方法
US5966632A (en) Method of forming borderless metal to contact structure
JPH0750694B2 (ja) 導電層形成方法
KR100363642B1 (ko) 반도체 소자의 접촉부 형성 방법
JPH03220726A (ja) 集積回路の露出平坦誘電層内に延性金属から成る導電路を形成させる方法
KR0121106B1 (ko) 반도체 소자의 금속배선 형성방법
JP3323264B2 (ja) 半導体装置の製造方法
JP3033839B2 (ja) 半導体装置のコンタクトホール形成方法
KR100396687B1 (ko) 반도채장치의금속배선형성방법
KR100205341B1 (ko) 반도체 장치의 배선형성 방법
JPH01194334A (ja) 半導体集積回路の製造方法
JPH02281622A (ja) 半導体装置の製造方法
JPH0936222A (ja) 半導体装置及びその製造方法
JPH04280455A (ja) 半導体装置の製造方法