JPS6396797A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6396797A JPS6396797A JP61242470A JP24247086A JPS6396797A JP S6396797 A JPS6396797 A JP S6396797A JP 61242470 A JP61242470 A JP 61242470A JP 24247086 A JP24247086 A JP 24247086A JP S6396797 A JPS6396797 A JP S6396797A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- buffer circuit
- address
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000012360 testing method Methods 0.000 claims abstract description 30
- 230000015654 memory Effects 0.000 claims abstract description 22
- 238000003491 array Methods 0.000 abstract description 2
- 238000004904 shortening Methods 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリに関するものである。
従来の技術
従来の半導体メモリは検査する際、アドレスピンから全
メモリセルに対応する全アドレスを順次入力して、デー
タピンから任意のデータを書き込み又は読み出す手法を
とっており、テスト時に特別な動作を行なわせていなか
った。
メモリセルに対応する全アドレスを順次入力して、デー
タピンから任意のデータを書き込み又は読み出す手法を
とっており、テスト時に特別な動作を行なわせていなか
った。
発明が解決しようとする問題点
近年微細加工技術の進歩に伴ない半導体メモリは増々大
容量化する傾向にあるが、ビット数の増大に伴ないテス
ト時間も増大する。従来のテスト方法では、ビット数に
比例してテスト時間が増加し、メガピット級の大容量メ
モリで特に問題となる。テスト時間の増加により製造コ
ストが上がるためである。したがってテスト時間の短縮
化が望まれている。
容量化する傾向にあるが、ビット数の増大に伴ないテス
ト時間も増大する。従来のテスト方法では、ビット数に
比例してテスト時間が増加し、メガピット級の大容量メ
モリで特に問題となる。テスト時間の増加により製造コ
ストが上がるためである。したがってテスト時間の短縮
化が望まれている。
本発明はこの点を鑑みてなされたもので、アドレスピン
からデータを書き込み又は読み出しを行ないメモリセル
アレイを分割して並列テストすることが可能な半導体メ
モリを提供することを目的とする。
からデータを書き込み又は読み出しを行ないメモリセル
アレイを分割して並列テストすることが可能な半導体メ
モリを提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するため、アドレスピンにつ
ながるアドレス入力バッフ1回路にデータ入力バッファ
回路及びデータ出力バッファ回路を並列に接続し、これ
を複数ビット構成してメモリセルアレイにつながる内部
データバスを形成させ、外部からテスト制御信号が入力
した場合にのみ、前記データ入力バッファ回路及びデー
タ出力回路が動作する半導体メモリを実現する。
ながるアドレス入力バッフ1回路にデータ入力バッファ
回路及びデータ出力バッファ回路を並列に接続し、これ
を複数ビット構成してメモリセルアレイにつながる内部
データバスを形成させ、外部からテスト制御信号が入力
した場合にのみ、前記データ入力バッファ回路及びデー
タ出力回路が動作する半導体メモリを実現する。
作用
本発明は上記の構成により、外部からテスト制御信号を
与えるとアドレスピンから任意のデータの書き込み又は
読み出しが可能となる。
与えるとアドレスピンから任意のデータの書き込み又は
読み出しが可能となる。
実施例
本発明の一実施例を図面を参照しつつ説明する。
第1図は本発明の一実施例を示す回路図である。
図中の1.2.3はアドレスピンでそれぞれ人1゜人2
1人nに対応する。即ちnビットのアドレスである。4
.了、10はアドレス入力バッフ1回路で、その出力は
アドレスラッチ回路に接続される。6.8・11はデー
タ入力バッファ回路でその入力部はそれぞれアドレンピ
ン1,2.3に接続している。6,9.12はデータ出
力バッファ回路でその出力部はそれぞれアドレスピン1
,2゜3に接続している。一方データ人カバッフ1回路
5.8.11の出力部はそれぞれデータ出力バッファ回
路6,9.12の入力部と接続しており、内部でnビッ
トのデータバス13を形成する。このデータバス13は
メモリセルアレイへの経路となる。点線部14はデータ
入出力バッファ制御回路でテストイネーブル信号TK、
ライトイネーブル信号W1を入力とする。TE=”○“
の時テストモードとなり、WE=”O”の時ライトモー
ドとなる図中の信号CIが°゛1”の時データ入力バッ
ファ回路5.8.11はイネーブル状態になり、CI
カ’″1″になルノはT E−1t oll 、 w
w−++σ2の時である。即ち、テストモードであり
ライトモードである場合である。一方、信号C6が1゛
′の時データ出カバソファ回路6,9.12はイネーブ
ル状態になり、COが1”になるのは、會−′0” w
z−n 11+の時である。即ち、テストモード、非
ライトモードの場合である。以上から明らかなように、
アドレスピン1.2.3に接続されるデータ入力バッフ
1回路5.8.11及びデータ出カバソファ回路6,9
.12はテストモード時にイネーブル状態になり、書き
込み読み出し制御は通常通りWEにより行なわれる。即
ち、テストモード時には、アドレスピン1,2゜3から
データ入力バッファ回路5,8.11、データ出カバソ
ファ回路6,9.12、及びデータバス13を介して任
意のデータをメモリセルアレイに書き込み又は読み出す
ことが可能となる。
1人nに対応する。即ちnビットのアドレスである。4
.了、10はアドレス入力バッフ1回路で、その出力は
アドレスラッチ回路に接続される。6.8・11はデー
タ入力バッファ回路でその入力部はそれぞれアドレンピ
ン1,2.3に接続している。6,9.12はデータ出
力バッファ回路でその出力部はそれぞれアドレスピン1
,2゜3に接続している。一方データ人カバッフ1回路
5.8.11の出力部はそれぞれデータ出力バッファ回
路6,9.12の入力部と接続しており、内部でnビッ
トのデータバス13を形成する。このデータバス13は
メモリセルアレイへの経路となる。点線部14はデータ
入出力バッファ制御回路でテストイネーブル信号TK、
ライトイネーブル信号W1を入力とする。TE=”○“
の時テストモードとなり、WE=”O”の時ライトモー
ドとなる図中の信号CIが°゛1”の時データ入力バッ
ファ回路5.8.11はイネーブル状態になり、CI
カ’″1″になルノはT E−1t oll 、 w
w−++σ2の時である。即ち、テストモードであり
ライトモードである場合である。一方、信号C6が1゛
′の時データ出カバソファ回路6,9.12はイネーブ
ル状態になり、COが1”になるのは、會−′0” w
z−n 11+の時である。即ち、テストモード、非
ライトモードの場合である。以上から明らかなように、
アドレスピン1.2.3に接続されるデータ入力バッフ
1回路5.8.11及びデータ出カバソファ回路6,9
.12はテストモード時にイネーブル状態になり、書き
込み読み出し制御は通常通りWEにより行なわれる。即
ち、テストモード時には、アドレスピン1,2゜3から
データ入力バッファ回路5,8.11、データ出カバソ
ファ回路6,9.12、及びデータバス13を介して任
意のデータをメモリセルアレイに書き込み又は読み出す
ことが可能となる。
ここで第1図に示すアドレス回路を適用した場合のアド
レスとデータのタイミングを第3図に示す。第3図人は
データ書き込みのタイミングを示す。アドレス入力期間
中はTEを1″にしてデータ入力バッファ回路、データ
出力7277回路をディセーブル状態にし、アドレス入
力終了後TEを“○”にして所望の書き込みデータを入
力し、通常の書き込み動作と同じタイミングでWEをQ
″2にしてデータを書き込む。一方策3図Bはデータ読
み出しのタイミングを示す。書き込みの場合と同様にア
ドレス入力終了後TEを0″にしてデータ出カバソファ
回路をイネーブル状態にしてメモリセルからのデータを
アドレスピンから読み出すことが可能になる。
レスとデータのタイミングを第3図に示す。第3図人は
データ書き込みのタイミングを示す。アドレス入力期間
中はTEを1″にしてデータ入力バッファ回路、データ
出力7277回路をディセーブル状態にし、アドレス入
力終了後TEを“○”にして所望の書き込みデータを入
力し、通常の書き込み動作と同じタイミングでWEをQ
″2にしてデータを書き込む。一方策3図Bはデータ読
み出しのタイミングを示す。書き込みの場合と同様にア
ドレス入力終了後TEを0″にしてデータ出カバソファ
回路をイネーブル状態にしてメモリセルからのデータを
アドレスピンから読み出すことが可能になる。
チップ内部でのデータの流れを説明するため本発明を1
ビツト構成の1メガビットDRAMに適用した場合につ
いて説明する。第2図はそのブロック図を示す。15は
第1図に対応するアドレス回路である。1メガビツトの
場合、アドレスマルチプレクス方式を用いると10ビツ
トのアドレスがある。周辺回路の構成を簡単にするため
8ビツトのアドレスに対して本発明を適用する。BO〜
B7はメモリセルアレイで1メガビツトを8分割する(
1ブロック当り1024X128ビツト)。
ビツト構成の1メガビットDRAMに適用した場合につ
いて説明する。第2図はそのブロック図を示す。15は
第1図に対応するアドレス回路である。1メガビツトの
場合、アドレスマルチプレクス方式を用いると10ビツ
トのアドレスがある。周辺回路の構成を簡単にするため
8ビツトのアドレスに対して本発明を適用する。BO〜
B7はメモリセルアレイで1メガビツトを8分割する(
1ブロック当り1024X128ビツト)。
16.18はそれぞれ行アドレスラッチ、行デコーダで
、17.19はそれぞれ列アドレスラッチ、列デコーダ
でちる。20.21はそれぞれマルチプレクサl(1/
128セレクタ)、マルテプレクサ2(1/8 セレ
クタ)である。22は8ビツト幅の内部データバスで第
1図の13に対応する。
、17.19はそれぞれ列アドレスラッチ、列デコーダ
でちる。20.21はそれぞれマルチプレクサl(1/
128セレクタ)、マルテプレクサ2(1/8 セレ
クタ)である。22は8ビツト幅の内部データバスで第
1図の13に対応する。
23はDin端子につながるデータ入力バッファ回路、
24はD out端子につながるデータ出カバソファ回
路である。通常動作時はDin端子及びD out端子
を通じて1ビツト分のデータしか内部のメモリセルアレ
イ(BONB7のいずれか1ブロツク)にデータをアク
セスできないが、テスト時には、アドレスピン8本を使
用して、データバス22゜マルチプレクサ2oを介して
メモリセルアレイBO〜B7に8ピントのデータ各ブロ
ックに1ビツトずつを同時にアクセスすることが可能に
なる。
24はD out端子につながるデータ出カバソファ回
路である。通常動作時はDin端子及びD out端子
を通じて1ビツト分のデータしか内部のメモリセルアレ
イ(BONB7のいずれか1ブロツク)にデータをアク
セスできないが、テスト時には、アドレスピン8本を使
用して、データバス22゜マルチプレクサ2oを介して
メモリセルアレイBO〜B7に8ピントのデータ各ブロ
ックに1ビツトずつを同時にアクセスすることが可能に
なる。
以上の様な構成にすることにより第2図に示した1メガ
DRAMの場合、従来に比較して約1/8のテスト時間
でテストすることが可能となる。しかもビン数の増加は
テスト制御信号TEのみでパンケージング上NOピンを
使えば問題はない。特別なテスト回路を必要とせずチッ
プ面積の増大もないという利点も有する。
DRAMの場合、従来に比較して約1/8のテスト時間
でテストすることが可能となる。しかもビン数の増加は
テスト制御信号TEのみでパンケージング上NOピンを
使えば問題はない。特別なテスト回路を必要とせずチッ
プ面積の増大もないという利点も有する。
発明の効果
以上述べてきた様に、本発明によれば、外部からテスト
制御信号を与えることにより、アドレスピンから任意の
データを内部のメモリセルに対して書き込み又は読み出
すことが可能であり、その結果メモリセルアレイを複数
個に分割して同時並列テストすることが可能となシテス
ト時間を短縮できるという効果を有する。
制御信号を与えることにより、アドレスピンから任意の
データを内部のメモリセルに対して書き込み又は読み出
すことが可能であり、その結果メモリセルアレイを複数
個に分割して同時並列テストすることが可能となシテス
ト時間を短縮できるという効果を有する。
第1図は本発明の一実施例における半導体メモリのアド
レス回路の回路図、第2図は同実施例のメモリにおける
チップ内ブロック図、第3図は同実施例のメモリの動作
を説明するだめのタイミング図である。 1.2.3・・・・・・アドレスピン、4t7.10・
・・・・・アドレス入力バッファ回路、5,8.11.
23・・・・・・データ入力バッファ回路、6,9,1
2.24・・・・・・データ出力バッファ回路、13.
22・・・・・・データバス、14・・・・・・データ
入出力制御回路、16・・・・・・アドレス回路、16
・・・・・・行アドレスラッチ、17・・・・・・列ア
ドレスラッチ、18・・・・・・行デコーダ、19・・
・・・・列デコーダ、20,21・・・・・・マルチプ
レクサ、BO〜B7・・・・・・メモリセルアレイ。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名代
0〜
レス回路の回路図、第2図は同実施例のメモリにおける
チップ内ブロック図、第3図は同実施例のメモリの動作
を説明するだめのタイミング図である。 1.2.3・・・・・・アドレスピン、4t7.10・
・・・・・アドレス入力バッファ回路、5,8.11.
23・・・・・・データ入力バッファ回路、6,9,1
2.24・・・・・・データ出力バッファ回路、13.
22・・・・・・データバス、14・・・・・・データ
入出力制御回路、16・・・・・・アドレス回路、16
・・・・・・行アドレスラッチ、17・・・・・・列ア
ドレスラッチ、18・・・・・・行デコーダ、19・・
・・・・列デコーダ、20,21・・・・・・マルチプ
レクサ、BO〜B7・・・・・・メモリセルアレイ。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名代
0〜
Claims (1)
- NビットのアドレスピンにつながるNコのアドレス入力
バッファ回路の入力部にそれぞれデータ入力バッファ回
路とデータ出力バッファ回路を並列に具備せしめ、かつ
、Nコの前記データ入力バッファ回路の出力と前記デー
タ出力バッファ回路の入力を1本ずつ接続して、内部で
Nビットのデータバスを形成せしめ、テスト制御信号を
外部から入力した場合にのみ、前記Nビットのデータ入
力バッファ回路及びデータ出力バッファ回路が動作し、
Nビットのアドレスピンから任意のNビットのデータを
内部のメモリセルアレイに対して、前記Nビットのデー
タバスを介して書き込み又は読み出しを行なうようにし
た半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61242470A JPS6396797A (ja) | 1986-10-13 | 1986-10-13 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61242470A JPS6396797A (ja) | 1986-10-13 | 1986-10-13 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6396797A true JPS6396797A (ja) | 1988-04-27 |
Family
ID=17089560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61242470A Pending JPS6396797A (ja) | 1986-10-13 | 1986-10-13 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6396797A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006351360A (ja) * | 2005-06-16 | 2006-12-28 | Silver Seiko Ltd | センサー内蔵型電子キャンドル |
JP2008192264A (ja) * | 2007-02-07 | 2008-08-21 | Nec Electronics Corp | 半導体記憶装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS542029A (en) * | 1977-06-07 | 1979-01-09 | Fujitsu Ltd | Ic memory having address data common terminal |
JPS6150280A (ja) * | 1985-07-26 | 1986-03-12 | Hitachi Ltd | メモリ |
-
1986
- 1986-10-13 JP JP61242470A patent/JPS6396797A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS542029A (en) * | 1977-06-07 | 1979-01-09 | Fujitsu Ltd | Ic memory having address data common terminal |
JPS6150280A (ja) * | 1985-07-26 | 1986-03-12 | Hitachi Ltd | メモリ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006351360A (ja) * | 2005-06-16 | 2006-12-28 | Silver Seiko Ltd | センサー内蔵型電子キャンドル |
JP2008192264A (ja) * | 2007-02-07 | 2008-08-21 | Nec Electronics Corp | 半導体記憶装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4369511A (en) | Semiconductor memory test equipment | |
US4473895A (en) | Semiconductor memory device | |
KR930011107B1 (ko) | 불량 메모리셀 존재를 표시하는 정보를 갖는 반도체 메모리 장치 | |
JPS63102098A (ja) | 集積回路 | |
JPH0645451A (ja) | 半導体記憶装置 | |
JPS6337894A (ja) | ランダムアクセスメモリ | |
JPS63211198A (ja) | 半導体記憶装置 | |
US5961657A (en) | Parallel test circuit for semiconductor memory device | |
US5519712A (en) | Current mode test circuit for SRAM | |
JPH0750450B2 (ja) | 冗長メモリアレイ | |
JPS59119597A (ja) | 半導体記憶装置 | |
JP2953737B2 (ja) | 複数ビット並列テスト回路を具備する半導体メモリ | |
KR100384610B1 (ko) | 집적회로랜덤액세스메모리 | |
US6330198B1 (en) | Semiconductor storage device | |
JPS6396797A (ja) | 半導体メモリ | |
JPH10106297A (ja) | 半導体メモリ装置の並列ビットテスト回路 | |
JPH0743840Y2 (ja) | 半導体メモリ | |
JPH05101699A (ja) | メモリ装置 | |
JP2892715B2 (ja) | 半導体メモリ装置 | |
KR100194419B1 (ko) | 음성데이타용 메모리를 시스템 데이타용 메모리로서 이용하기위한회로및그방법 | |
JPH06223597A (ja) | 半導体装置 | |
JPH01158700A (ja) | 半導体記憶装置 | |
JPH0721799A (ja) | 半導体記憶装置 | |
SU957273A1 (ru) | Запоминающее устройство с коррекцией информации | |
JP2913693B2 (ja) | ランダムアクセスメモリ |