JPH09213092A

JPH09213092A - 半導体集積回路装置

Info

Publication number: JPH09213092A
Application number: JP4670596A
Authority: JP
Inventors: Yoshinori Sakamoto; 善▲徳▼ 坂本; Tatsuya Ishii; 達也石井; Hitoshi Miwa; 仁三輪
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-02-08
Filing date: 1996-02-08
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】少ない外部端子数により複数種類の信号入力
を可能にするともに、その使い勝手の改善を図った半導
体集積回路装置を提供する。【解決手段】第１のクロック信号と、かかる第１のク
ロック信号が非活性レベルであることを条件に実質的な
入力が許可される第２のクロック信号と、上記第１と第
２のクロック信号にそれぞれ同期して入力される入力信
号の識別を指示する制御信号との組み合わせにより、共
通の外部端子から入力される複数種類の入力信号を対応
する第１又は第２のクロック信号に同期して取り込むよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主として内部で発生したアドレス信号によ
りデータをシリアルに入出力させる一括消去型ＥＥＰＲ
ＯＭ（エレクトリカリ・イレーザブル＆プログラマブル
リードオンリーメモリ）の入出力インターフェイ
ス部分に利用して有効な技術に関するものである。

【０００２】

【従来の技術】一括消去型ＥＥＰＲＯＭは、チップに形
成されたメモリセルの全て又はチップに形成されたメモ
リセルのうち、あるひとまとまりのメモリセル群を一括
して電気的に消去する機能を持つ半導体記憶装置であ
る。このような一括消去型ＥＥＰＲＯＭ（以下、単にフ
ラッシュメモリという）に関しては、例えば、1980年の
アイ・イー・イー・イー、インターナショナル、ソリッ
ド−ステートサーキッツコンファレンス（IEEE INTER
NATIONAL SOLID-STATE CIRCUITS CONFERENCE) の頁152
〜153 、1987年のアイ・イー・イー・イー、インターナ
ショナル、ソリッド−ステートサーキッツコンファ
レンス(IEEE INTERNATIONAL SOLID-STATECIRCUITS CONF
ERENCE)の頁76〜77、アイ・イー・イー・イー・ジャー
ナルオブソリッドステートサーキッツ，第２３巻第
５号（1988年）第1157頁から第1163頁(IEEE,J. Solid-S
tate Cicuits, vol.23(1988) pp.1157-1163)に記載され
ている。

【０００３】

【発明が解決しようとする課題】本願発明者等において
は、この発明に先立ってフラッシュメモリをワード線単
位で消去するとともに、かかるワード線単位でのシリア
ルなデータのリード／ライトを行うようにすることを考
えた。この場合、１つのワード線を１つのセクタとして
扱うことにより、磁気ディスクメモリとの互換性を持つ
半導体記憶装置を得ることができる。このような半導体
記憶装置を用いて上記磁気ディスクメモリにも匹敵する
ような記憶容量を実現するためには、実装基板上に効率
よくフラッシュメモリを搭載したり、メモリカード等に
搭載する場合には外部端子の数が極力少ないことが望ま
しい。このためには、複数種類の入力信号を共通の外部
端子により入出力させる必要があるが、動作モードに対
応した制御信号を持つ場合に比べて動作モードの切り換
えが制約されてしまう。

【０００４】この発明の目的は、少ない外部端子数によ
り複数種類の信号入力を可能にするともに、その使い勝
手の改善を図った半導体集積回路装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１のクロック信号と、か
かる第１のクロック信号が非活性レベルであることを条
件に実質的な入力が許可される第２のクロック信号と、
上記第１と第２のクロック信号にそれぞれ同期して入力
される入力信号の識別を指示する制御信号との組み合わ
せにより、共通の外部端子から入力される複数種類の入
力信号を対応する第１又は第２のクロック信号に同期し
て取り込むようにする。

【０００６】

【発明の実施の形態】図１には、この発明に係るフラッ
シュメモリの一実施例の概略ブロック図が示されてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板上において形成される。

【０００７】特に制限されないが、この実施例では外部
端子数を削減するためにデータ端子Ｉ／Ｏ０−７を介し
て動作モードを指定するコマンド及びＸ（行）アドレス
信号も取り込まれるようにされる。つまり、入出力バッ
ファ（I/O Buffer）３５を介して入力された入力信号
は、マルチプレクサ（Multiplexer)３７を介してＸアド
レスラッチ（X Address Latch)３８とコマンドラッチ
（Command Latch)３９及びカラムスイッチ（Y Gate) ３
４に振り分けられる。カラムスイッチ３４のメモリアレ
イ側には、後述するようなセンス及びラッチ（Sense&La
tch)が含まれる。

【０００８】上記のような複数種類からなる入力信号の
振り分け入力は、制御信号入力回路（Control Signal I
nput) ３６に供給される制御信号／ＣＤＥとクロック信
号ＳＣ１とＳＣ２の組み合わせにより指定される。信号
／ＣＥはチップイネーブル信号であり、この信号／ＣＥ
がロウレベルにされることにより、フラッシュメモリの
動作が有効とされる。複数個のフラッシュメモリが実装
基板上に搭載されて、記憶装置が構成される場合、かか
る信号／ＣＥは１つのフラッシュメモリを選択するため
のアドレス端子と見做すことができる。

【０００９】上記Ｘアドレスラッチ３８に取り込まれた
Ｘアドレス（セクタアドレス）信号は、Ｘデコーダ（X
Decoder)３２，３３に供給され、ここで解読されてメモ
リアレイ３０又は３１の１つのワード線が選択される。
特に制限されないが、この実施例では、メモリアレイ３
０と３１を挟むように上記Ｙゲート３４が中央部に共通
に設けられる。Ｘデコーダ３２と３３は、書込み動作、
消去動作及び読み出し動作のそれぞれにおいて、後述す
るような選択ＭＯＳＦＥＴのゲートに接続されるメイン
ワード線（SiD ）と、記憶トランジスタのコントロール
ゲートに接続されるワード線（Word Line)の電位がそれ
ぞれのモードに応じて区々であることから、それぞれの
動作モードに対応した電圧の選択／非選択レベルを出力
する出力回路を持つものである。これらの動作モードに
必要な電圧は、内部電圧発生回路（Internal Voltage)
４０により形成される。

【００１０】メモリアレイ３０と３１は、ワード線とデ
ータ線（Global Bit Line)の交点に記憶トランジスタが
設けられる。特に制限されないが、上記データ線は、選
択ＭＯＳＦＥＴを介して複数の記憶トランジスタのドレ
インに接続される。同様に、これら１つのブロックを構
成する記憶トランジスタのソースは選択ＭＯＳＦＥＴを
介して共通ソース線（Common Source Line) に接続され
る。

【００１１】メモリアレイ３０と３１は、それぞれがＸ
方向に約８Ｋｂ（８キロビット）の記憶容量を持つよう
にされる。それ故、ワード線の数は正確には８１９２本
とされる。特に制限されないが、ワード線の欠陥救済を
行うようにするためには、冗長ワード線が更に加えられ
る。したがって、ワード線の選択を行うＸアドレス信号
は、Ｘ０〜Ｘ８の９ビットから構成される。前記のよう
にデータ端子Ｉ／Ｏ０−７からＸアドレス信号を入力す
る方式では、かかるアドレス信号Ｘ０〜Ｘ８を取り込む
ために２サイクルが費やされる。

【００１２】Ｙ方向には５１２Ｂ（バイト）＋３２Ｂ
（バイト）の記憶容量を持つようにされる。それ故、デ
ータ線（又はビット線）の数は、正規アレイに５１２×
８＝４０９６本が設けられ、管理アレイに１６×８＝１
２８本が設けられ、冗長アレイに１６×８＝１２８本が
設けられる。メモリアレイ３０と３１は、上記管理アレ
イと冗長アレイとがデータ記憶に用いられないため、実
効的には正規アレイに対応してそれぞれが約４Ｍバイト
（３２Ｍビット）の記憶容量を持つようにされために、
記憶装置全体では約６４Ｍビットのような大きな記憶容
量を持つようにされる。

【００１３】上記データ線は、センスアンプに接続され
る。このセンスアンプは、データ線のハイレベルとロウ
レベルを読み出してセンスするとともに、それをラッチ
する機能を合わせ持つようにされる。このセンスアンプ
は、レジスタとしての機能を持つようにされる。特に制
限されないが、センスアンプは、公知のダイナミック型
ＲＡＭに用いられるようなＣＭＯＳセンスアンプと類似
の回路が利用される。すなわち、センスアンプは、入力
と出力とが交差接続された一対のＣＭＯＳインバータ回
路と、複数からなるＣＭＯＳインバータ回路に動作電圧
と回路の接地電圧を与えるパワースイッチから構成され
る。

【００１４】センスアンプは、ライトデータを保持する
レジスタとしても利用される。すなわち、カラムスイッ
チ３４を介してデータ入出力線に接続されて、読み出し
動作のときには、カラムスイッチ３４により選択された
ものが、入出力線とマルチプレクサ３７を介してシリア
ルに入出力バッファ３５に伝えられ、上記データ端子Ｉ
／Ｏ０−７から出力される。書込み動作のときには、デ
ータ端子Ｉ／Ｏ０−７からシリアルに入力された書込み
データが、入出力バッファ３５とマルチプレクサ３７を
通して入出力線に伝えられ、カラムスイッチ３４を通し
て上記データ線に対応したラッチ回路としてのセンスア
ンプに取り込まれるという第１段階の書き込み動作が外
部から行われる。そして、書き込むべき全のデータの取
り込みが終了すると、第２段階の書き込み動作として、
一斉に対応するデータ線に伝えられてメモリセルへの実
際の書き込みが行われる。

【００１５】カラムスイッチ３４は、アドレスカウンタ
（Y Add.Counter)４１により形成されたアドレス信号を
デコードして形成された選択信号によりセンスアンプの
入出力ノードを入出力線に接続させる。上記選択信号を
形成するＹデコーダは、上記カラムスイッチ３４に含ま
れるものと理解されたい。冗長回路（Redundancy) ４２
は、後述するような機能を持ち、メモリアレイの正規ア
レイの不良データ線を冗長アレイに設けられた予備デー
タ線に切り換えるようにする。上記アドレスカウンタ４
１は、外部端子から供給されたシリアルクロックＳＣ２
を計数して、上記Ｙアドレス信号を発生させる。上記シ
リアルに入力される書込みデータは、上記シリアルクロ
ックＳＣ２に同期して入力され、シリアルに出力される
読み出しデータは、上記シリアルクロックＳＣ２に同期
して出力される。

【００１６】データ端子Ｉ／Ｏ０−７は、データの入力
や出力の他に、前述のように動作モードを指定するコマ
ンド及びＸアドレス信号の入力端子としても利用され
る。Ｉ／Ｏ端子から入力されたコマンドやＸアドレス信
号は、制御信号入力回路３６に含まれる制御論理回路に
より解読されて、かかる制御論理回路により動作に必要
なタイミング信号や電位設定が行われる。

【００１７】この実施例では、ワード線を１セクタとし
た単位での消去、書込み及び読み出しを行うようにした
場合、ＨＤＣ（ハードディスクコントローラ）のような
通常のマスストレージコントローラでの制御が容易にな
り、メモリシステムの構築が簡単となる。そして、ハー
ドディスクメモリ等のようなファイルメモリとの互換性
が採れ、それとの置き換えも容易になるものである。

【００１８】図２には、この発明に係る入出力回路の一
実施例のブロック図が示されている。同図の入出力回路
は、図１の入出力バッファ３５と制御信号入力回路３６
に対応している。

【００１９】この実施例では、制御信号／ＣＤＥは、そ
れがロウレベルにされたときはコマンドモードを指示
し、クロック信号ＳＣ１に同期してデータ端子Ｉ／Ｏか
らコマンドを取り込み、それがハイレベルにされたとき
にはアドレスモードを指示し、クロック信号ＳＣ１に同
期して上記データ端子Ｉ／Ｏからアドレス信号を取り込
むようにされる。このため、信号／ＣＤＥは、そのまま
アンドゲート回路Ｇ１の一方の入力に供給され、インバ
ータ回路Ｎ１を介してアンドゲート回路Ｇ２の一方の入
力に供給される。上記アンドゲート回路Ｇ１とＧ２の他
方の入力には、クロック信号ＳＣ１が供給される。な
お、同図のアンドゲート回路Ｇ１〜Ｇ３は、ロウレベル
の論理‘１’とする負論理を用いている。

【００２０】上記アンドゲート回路Ｇ１は、信号／ＣＤ
Ｅがロウレベルのとき、ゲートを開いてクロック信号Ｓ
Ｃ２のロウレベルによりロウレベルにされるコマンドイ
ネーブル（Command Enable) 信号を形成して、コマンド
バッファを活性化させる。これにより、コマンドバッフ
ァには、データ端子から入力される入力信号をコマンド
として見做して、それを取り込む。

【００２１】上記アンドゲート回路Ｇ２は、信号／ＣＤ
Ｅのハイレベルによりインバータ回路Ｎ１の出力信号が
ロウレベルになることに応じてそのゲートを開くので、
上記クロック信号ＳＣ２のロウレベルによりロウレベル
にされるアドレスイネーブル（Address Enable) 信号が
形成される。アドレスバッファは、上記アドレスイネー
ブル信号のロウレベルにより活性化され、データ端子か
ら入力される入力信号をアドレス信号と見做して、それ
を取り込む。

【００２２】コマンドバッファからのコマンドを受ける
制御信号は、それに対応したリード、ライトあるいは消
去の各動作制御信号を形成するとともに、かかるモード
であることを条件にしてクロックイネーブル（ＳＣ２En
able) 信号を形成する。このクロックイネーブル信号
は、アンドゲート回路Ｇ３の制御信号とされる。特に制
限されないが、このアンドゲート回路Ｇ３は、上記イン
バータ回路Ｎ１の出力信号も制御信号として入力され
る。つまり、クロック信号ＳＣ２は、上記クロックイネ
ーブル信号とインバータ回路Ｎ１の出力信号が共にロウ
レベルであることを条件に、クロック信号ＳＣ２のロウ
レベルに同期してロウレベルにされるデータイネーブル
（Data Enable)信号を形成する。

【００２３】上記データイネーブル信号は、データバッ
ファに供給される。データバッファは、入出力機能を持
ち、上記データイネーブル信号とリードモード信号とに
より出力回路が活性化されて読み出し信号をデータ端子
Ｉ／Ｏへ出力させ、上記データイネーブル信号とライト
モード信号とにより入力回路が活性化されてデータ端子
Ｉ／Ｏから入力される書き込みデータを取り込むように
する。上記のように１ワード線分のデータがシリアルに
入力又は出力される場合、上記クロック信号ＳＣ２に同
期して複数からなるデータがシリアルに入力又は出力さ
れる。

【００２４】図３には、上記入出力回路の動作の一例を
説明するためのタイミング図が示されている。この実施
例は、前記フラッシュメモリの動作に対応されている。
信号／ＣＤＥがロウレベルであるこによりコマンド入力
であることが指示され、クロック信号ＳＣ１に同期して
データ端子Ｉ／Ｏから２サイクルに分けて第１のコマン
ドＣｏｍ．１とＣｏｍ．２が取り込まれる。Ｉ／Ｏ端子
が前記のように８個からなるときには、合計１６ビット
からなるコマンドの取り込みが行われる。なお、上記コ
マンドの取り込みは、１サイクルにより行うものであっ
てもよい。このように１サイクルとした場合には、８ビ
ットからなるコマンドの取り込みが行われる。

【００２５】信号／ＣＤＥがハイレベルであるこにより
アドレス入力であることが指示され、クロック信号ＳＣ
１に同期してデータ端子Ｉ／Ｏから２サイクルに分けて
第１のアドレス信号Ａｄｄ．１とＡｄｄ．２が取り込ま
れる。ワード線の数は、前記のように１６Ｋあるので、
１４ビットからなるアドレス信号が２回に分けて入力さ
れる。信号／ＣＤＥがハイレベルであること、及びリー
ド／又はライトモードが指示されたことを条件にデータ
イネーブル信号が形成され、クロック信号ＳＣ２の入力
が許可され、これに同期してデータＤａｔａ．１、Ｄａ
ｔａ．２、Ｄａｔａ．３・・・からなる複数のデータの
入力又は出力が行われる。上記データ数は任意であり、
例えば最大５１２＋１６バイトの合計５２８バイトとし
てもよい。この場合、５１２バイトがデータで、１６バ
イトは管理ビットとして使用される。

【００２６】図４には、上記入出力回路の動作の他の一
例を説明するためのタイミング図が示されている。上記
のような共通の外部端子から複数種類の入力信号を供給
する場合、クロック信号ＳＣ１とＳＣ２の入力に優先順
位を設けることにより、次のような機能を実現できる。
前記同様にして、コマンドとアドレス信号を取り込み、
シリアルなデータの入又は出力を行っている途中におい
て、信号／ＣＤＥをロウレベルにし、クロック信号ＳＣ
１をロウレベルにすると、コマンドの取り込みが可能に
なる。つまり、前記のような５１２バイトのデータをシ
リアルに入力又は出力させるときに、何らかの不都合が
生じた場合にはそのシリアル動作を中断させることが可
能とされる。あるいは、シリアルに入出力される５１２
バイトのデータのうち、必要な分だけのデータの入力又
は出力が行われたときには、上記のようなコマンドの入
力を行ってシリアル入力又は出力を中断させることがで
きる。

【００２７】図５には、上記入出力回路の動作の他の一
例を説明するたのタイミング図が示されている。この例
では、信号／ＣＤＥのロウレベルによりコマンドの入力
の取り込みを行っている。それ故、信号／ＣＤＥがハイ
レベルのスタンバイ状態のときに、クロック信号ＳＣ１
にノイズが乗ってロウレベルにされても、コマンドの入
力が行われないから誤ったコマンドの取り込みを防止す
ることができる。このときには、アドレスバッファが活
性化されてデータ端子Ｉ／Ｏの無意味な信号がアドレス
バッファに取り込まれることなるが、フラッシュメモリ
そのもののコマンドが無効でスタイバイ状態であるので
実害は生じない。

【００２８】図６には、上記入出力回路の動作の他の一
例を説明するたのタイミング図が示されている。この例
では、コマンドを取り込んだ後に、クロック信号ＳＣ１
にノイズが乗った場合が示されている。このようにアド
レス信号の取り込み中にノイズがのってもノイズと正規
のクロックにより同じアドレスが取り込まれるので実害
は生じない。また、クロック信号ＳＣ２によりシリアル
にデータを入出力しているときに、クロック信号ＳＣ１
にノイズが乗っても信号／ＣＤＥがハイレベルであるの
でコマンドが変化することはなく、実害は生じない。

【００２９】上記のような優先順位を設けないでコマン
ドやアドレスの入力とデータの入出力を任意に行うよう
にすると、ノイズによるデータ入出力とコマンドの入力
とが競合して、予期しない動作が行われるので信頼性に
欠け、使い勝手が悪くなる。このような弊害を避けるた
めに、指定された動作モードの終了をもって新しいコマ
ンドの入力を許可するようにすると、前記のようなコマ
ンド入力を優先的に行うような割り込み動作が行えなく
なり、使い勝手が悪くなる。

【００３０】図７には、この発明に係る他の入力方式を
説明するためのタイミング図が示されている。上記のよ
うに１つの制御信号と２つのクロック信号により３種類
の信号の入出力を行うことの他、４種類の信号の入出力
を行うようにすることができる。この実施例では、クロ
ック信号ＳＣ２の制御信号／ＣＤＥのハイレベルとロウ
レベルとを組み合わせて、さらに１種類の入力信号又は
出力を行わせることができる。つまり、信号／ＣＤＥの
ハイレベルとロウレベルとクロック信号ＳＣ１を組み合
わせて、Ｄ１とＤ２のような２種類の信号を扱うように
し、信号／ＣＤＥのハイレベルとロウレベルとクロック
信号ＳＣ２を組み合わせて、Ｄ３とＤ４のような２種類
の信号を扱うようにして合計４種類の信号を共通の外部
端子から入力又は出力させることができる。

【００３１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）第１のクロック信号と、かかる第１のクロック
信号が非活性レベルであることを条件に実質的な入力が
許可される第２のクロック信号と、上記第１と第２のク
ロック信号にそれぞれ同期して入力される入力信号の識
別を指示する制御信号との組み合わせにより、共通の外
部端子から優先順位を付けて複数種類の入力信号を対応
する第１又は第２のクロック信号に同期して取り込むよ
うにするこができるという効果が得られる。

【００３２】（２）上記（１）により、優先順位の高
い入力信号に動作モードを指定するコマンドを割り当て
ること等により、特定の動作モードの実行中にその動作
モードの中断を含めて他の動作モードに切り換えるとい
う割り込み機能を実現でき、外部端子数の削減と使い勝
手を良くできるという効果が得られる。

【００３３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、優先
順位を決めるめたの論理回路の具体的構成は、種々の実
施形態を採ることができる。この発明は、複数種類の入
力又は出力信号を共通の外部端子から入出力させる半導
体集積回路装置に広く利用することができる。

【００３４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１のクロック信号と、か
かる第１のクロック信号が非活性レベルであることを条
件に実質的な入力が許可される第２のクロック信号と、
上記第１と第２のクロック信号にそれぞれ同期して入力
される入力信号の識別を指示する制御信号との組み合わ
せにより、共通の外部端子から優先順位を付けて複数種
類の入力信号を対応する第１又は第２のクロック信号に
同期して取り込むようにするこができる。

【図面の簡単な説明】

【図１】この発明に係るフラッシュメモリの一実施例を
示す概略ブロック図である。

【図２】この発明に係る入出力回路の一実施例を示すブ
ロック図である。

【図３】図２の入出力回路の動作の一例を説明するため
のタイミング図である。

【図４】図２の入出力回路の動作の他の一例を説明する
ためのタイミング図である。

【図５】図２の入出力回路の動作の他の一例を説明する
ためのタイミング図である。

【図６】図２の入出力回路の動作の他の一例を説明する
ためのタイミング図である。

【図７】この発明に係る他の入力方式を説明するための
タイミング図である。

【符号の説明】

３０，３１…メモリアレイ、３２，３３…Ｘデコーダ、
３４…カラムスイッチ（センス＆ラッチ）、３５…入出
力バッファ、３６…コントロール信号入力回路、３７…
マルチプレクサ、３８…Ｘアドレスラッチ回路、３９…
コマンドラッチ回路、４０…電圧発生回路、４１…Ｙア
ドレスカウンタ、４２…冗長回路、Ｇ１〜Ｇ３…アンド
ゲート回路、Ｎ１…インバータ回路。

Claims

【特許請求の範囲】

【請求項１】第１のクロック信号と、かかる第１のク
ロック信号が非活性レベルであることを条件に実質的な
入力が許可される第２のクロック信号と、上記第１と第
２のクロック信号にそれぞれ同期して入力される入力信
号の識別を指示する制御信号とを用い、上記第１又は第
２のクロック信号と上記制御信号との組み合わせにより
共通の外部端子から入力される複数種類の入力信号を対
応する第１又は第２のクロック信号に同期して取り込む
ようにしてなることを特徴とする半導体集積回路装置。
【請求項２】その信号レベルのハイレベルとロウレベ
ルとにより２種類の入力信号の識別を指示する制御信号
を入力する第１の入力回路と、それに同期した入力信号
を取り込む第１のクロック信号を入力する第２の入力回
路と、上記制御信号と上記第１のクロック信号とによる
入力信号の取り込みが行われていないことを条件に第２
のクロック信号を入力する第３の入力回路と、上記第
１、第２及び第３の入力回路の出力信号の組み合わせに
より、共通の外部端子から入力される複数種類の入力信
号をそれぞれ対応する第１又は第２のクロック信号に同
期して入力させる複数からなる第４の入力回路とを備え
てなることを特徴とする半導体集積回路装置。
【請求項３】上記複数種類の入力信号は、アドレス信
号と動作モードを指示するコマンド及びデータ信号を含
むものであることを特徴とする請求項１又は請求項２の
半導体集積回路装置。
【請求項４】上記半導体集積回路装置は、上記複数か
らなるワード線と複数からなるデータ線との交点に不揮
発性メモリセルが配置され、かつかかる不揮発性メモリ
セルはワード線単位での電気的な一括消去が可能とさ
れ、ワード単位での書き込みと読み出しが行われるとと
もに、上記共通の外部端子との間では上記制御信号と第
１のクロック信号とにより動作モードを指示するコマン
ドとワード線の選択のためのＸアドレス信号が時系列的
に入力され、書き込みと読み出しのためのデータが上記
第２のクロック信号に同期してシリアルに入力又は出力
されるものであることを特徴とする請求項１又は請求項
２の半導体集積回路装置。