JP3151114B2 - 映像信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、画像情報を高能率符
号化して記録等を行う装置でジッターを持った入力映像
信号にも対応できる映像信号処理装置に関するものであ
る。

【０００２】

【従来の技術】従来の映像信号処理装置は、ジッターを
持った入力映像信号に対して、Ａ／Ｄ変換器および画像
メモリで処理を行っていた。図４は、従来の映像信号処
理装置のブロック図を示している。同図において、１は
映像信号の入力端子である。２は入力映像信号から垂直
同期信号と水平同期信号を分離する同期分離回路であ
る。３は同期分離回路３で分離された垂直同期信号と水
平同期信号を基準にして基準信号（垂直基準信号、水平
基準信号）を生成する制御信号生成回路である。

【０００３】４は制御信号生成回路３で生成された基準
信号（水平基準信号）を入力とし、その変動に追従して
入力映像信号に位相同期したクロックを生成するＰＬＬ
回路であり、クロックを発生する電圧制御発振器、クロ
ックを分周する分周器、基準信号と分周器出力の位相比
較を行う位相比較器、位相比較器の出力の低域成分を抽
出して電圧制御発振器に供給するローパスフィルタ等を
内蔵している。５は入力映像信号をアナログ−ディジタ
ル変換するＡ／Ｄ変換器である。

【０００４】６は少なくとも１フィールド以上のデータ
が蓄積できる画像メモリである。７はクロックと基準信
号を基準にしてＡ／Ｄ変換器５の出力データ信号の画像
メモリ６への書き込みを制御する書き込み制御回路であ
る。８はクロックと基準信号を基準にして画像メモリ６
に蓄積されたデータの読み出しを制御する読み出し制御
回路である。９は画像メモリ６から出力されたデータに
対して任意の処理を行う処理ブロックである。１０は処
理ブロック９から出力されたデータの出力端子である。
１１は画像情報を高能率符号化して記録等を行う装置の
記録ヘッドと記録媒体の相対位置を制御するサーボ回路
等の制御回路の基準信号の出力端子である。

【０００５】以上のように構成された映像信号処理装置
について、以下その動作を図４を用いて説明する。入力
端子１に加えられた入力映像信号から同期分離回路２で
垂直同期信号と水平同期信号が分離され、制御信号生成
回路３で基準信号（垂直基準信号、水平基準信号）が生
成される。この基準信号のうちの水平基準信号はＰＬＬ
回路４に入力され、入力映像信号に同期したクロックが
生成される。また、入力映像信号はＡ／Ｄ変換器５でア
ナログ−ディジタル変換され、画像データとして画像メ
モリ６に入力される。さらに、基準信号とクロックは書
き込み制御回路７に入力され、書き込み制御回路７で画
像メモリ６の書き込みを制御する制御信号が作成され、
画像メモリ６に入力され、これによって画像データの書
き込みが制御される。

【０００６】画像メモリ６からのデータの読み出しに関
しては、制御信号生成回路３の基準信号を元に読み出し
の制御信号を読み出し制御回路８で作成し、画像メモリ
６からデータを順次処理ブロック９に供給し、処理ブロ
ック９で処理を行った後、出力端子１０から出力され
る。また、制御信号生成回路３から入力映像信号中の垂
直同期信号から作られたサーボ回路の基準信号が出力さ
れる。画像情報を高能率符号化して記録等を行う装置
は、サーボ回路により記録ヘッドと記録媒体の相対位置
が制御され、端子１０から出力された画像データ等は磁
気テープやディスク等の記録媒体のあらかじめ決められ
た位置に記録される。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、大きなジッターを持った映像信号、水
平周波数と垂直周波数が正規の関係にない映像信号、家
庭用ＶＴＲを再生した信号の様に水平同期信号に不連続
（スキュー）を持った信号、家庭用ムービーＶＴＲで撮
影中時々起こる大きな振動が加えられ同期乱れが発生し
た状態で記録したテープを再生した信号が入力された時
に、水平周波数と垂直周波数とクロック周波数の３者の
同期がとれないため、画像メモリからの読み出しにおい
て、入力映像信号に対するデータの相対変動が大きくな
り、安定した信号処理を行うことができなくなるという
問題を有していた。

【０００８】この発明は上記従来の問題点を解決するも
ので、入力映像信号に大きな変動があっても、画像メモ
リへのデータの書き込み、画像メモリからのデータの読
み出しが安定してでき、以後の処理を確実に効率よく行
え、また記録媒体への記録を正確に行うことができる映
像信号処理装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に、請求項１記載の映像信号処理装置は、入力映像信号
中の垂直同期信号と水平同期信号を基準にして第１の垂
直基準信号Ａ１と水平基準信号Ａ２を生成する第１の制
御信号生成回路と、水平基準信号Ａ２を入力とし入力映
像信号中の水平同期信号に位相同期した第１のクロック
Ａ３を生成する高速応答ＰＬＬ回路と、入力映像信号を
第１のクロックＡ３でサンプリングしてアナログ−ディ
ジタル変換するＡ／Ｄ変換器と、少なくとも１フィール
ドのデータが蓄積できる画像メモリと、第１のクロック
Ａ３と第１の垂直基準信号Ａ１と水平基準信号Ａ２を基
準にしてＡ／Ｄ変換器の出力信号であるデータ信号の画
像メモリへの書き込みを制御する書き込み制御回路と、
第２のクロックＢ３を分周して第２の垂直基準信号Ｂ１
と読み出し用基準信号Ｂ４を生成する第２の制御信号生
成回路Ｂと、第１の垂直基準信号Ａ１と第２の垂直基準
信号Ｂ１とを位相比較し位相比較信号の帯域を十分狭く
することによって誤差変動に対する応答が十分に遅い位
相ロックドループを構成して第２のクロックＢ３を発生
する低速応答ＰＬＬ回路と、第２のクロックＢ３と読み
出し用基準信号Ｂ４を基準として画像メモリに蓄積され
たデータの読み出しを制御する読み出し制御回路と、画
像メモリから出力されたデータを処理する処理ブロック
とを備えている。

【００１０】請求項２記載の映像信号処理装置は、請求
項１記載の映像信号処理装置において、高速応答ＰＬＬ
回路が所定の周波数を有する信号を発生するクロック発
振回路と、クロック発振回路の出力信号を位相シフトし
て水平同期信号の変動に追従したクロックを生成するク
ロック位相シフト回路とを備えている。請求項３記載の
映像信号処理装置は、請求項１記載の映像信号処理装置
において、画像メモリはデータの並べ替え処理機能を備
えている。

【００１１】請求項４記載の映像信号処理装置は、入力
映像信号中の垂直同期信号と水平同期信号を基準にして
第１の垂直基準信号Ａ１と第１の水平基準信号Ａ２を生
成する第１の制御信号生成回路と、一定周波数の安定な
第１のクロックＣ３を発生するクロック発振回路と、第
１の水平基準信号Ａ２と第１のクロックＣ３を入力とし
第１の水平基準信号Ａ２の変動に追従して第１のクロッ
クＣ３を位相シフトして入力映像信号中の水平同期信号
に位相同期した第２のクロックＡ３を生成するクロック
位相シフト回路と、入力映像信号を第２のクロックＡ３
でサンプリングしてアナログ−ディジタル変換するＡ／
Ｄ変換器と、第１の垂直基準信号Ａ１と第１の水平基準
信号Ａ２とＡ／Ｄ変換器の出力信号である第１のデータ
信号Ａ５の相対タイミングを一定に保ちながら第２のク
ロックＡ３から第１のクロックＣ３にクロック位相変換
して第２の垂直基準信号Ｃ１と第２の水平基準信号Ｃ２
と第２のデータ信号Ｃ５を生成するクロック位相変換回
路と、少なくとも１フィールドのデータが蓄積できデー
タの並べ変え機能を有する画像メモリと、第１のクロッ
クＣ３と第２の垂直基準信号Ｃ１と第２の水平基準信号
Ｃ２を基準にして第２のデータ信号Ｃ５の画像メモリへ
の書き込みを制御する書き込み制御回路と、第３のクロ
ックＢ３を入力とし第３の垂直基準信号Ｂ１と読み出し
用基準信号Ｂ４を生成する第２の制御信号生成回路と、
第１の垂直基準信号Ａ１と第３の垂直基準信号Ｂ１とを
位相比較し位相比較信号の帯域を十分狭くすることによ
って誤差変動に対する応答が十分に遅い位相ロックドル
ープを構成して第３のクロックＢ３を発生する低速応答
ＰＬＬ回路と、第３のクロックＢ３と読み出し用基準信
号Ｂ４を基準として画像メモリに蓄積されたデータの読
み出しを制御する読み出し制御回路と、画像メモリから
出力されたデータを処理する第１の処理ブロックと、ク
ロック位相変換回路から出力された第２のデータ信号Ｃ
５を処理する第２の処理ブロックとを備えている。

【００１２】請求項５記載の映像信号処理装置は、請求
項１または請求項４記載の映像信号処理装置において、
記録ヘッドと記録媒体の相対関係を制御する制御回路の
基準信号を第２の制御信号生成回路から出力することを
特徴とする。

【００１３】

【作用】請求項１記載の構成によれば、入力映像信号に
大きな変動があっても、入力映像信号を高速応答ＰＬＬ
回路で作成され水平同期信号に同期した第１のクロック
Ａ３でディジタル信号に変換して画像メモリへ書き込
み、低速ＰＬＬ回路で作成され垂直同期信号に同期しか
つ安定した第２のクロックＢ３で読み出す。

【００１４】請求項２記載の構成によれば、入力映像信
号中の水平同期信号の変動の影響がその水平期間に限ら
れることになる。請求項３記載の構成によれば、同一の
画像メモリでデータの並べ替えも合わせて行える。請求
項４記載の構成によれば、入力映像信号に大きな変動が
あっても、入力映像信号をクロック発振回路およびクロ
ック位相シフト回路で構成される高速応答ＰＬＬ回路で
一定周波数の安定な第１のクロックＣ３を位相シフトし
て入力映像信号中の水平同期信号に位相同期した第２の
クロックＡ３でディジタル信号に変換し、上記のディジ
タル信号をクロック位相変換後、第１のクロックＣ３で
画像メモリへ書き込み、低速ＰＬＬ回路で作成され垂直
同期信号に同期しかつ安定した第３のクロックＢ３で読
み出す。

【００１５】請求項５記載の構成によれば、第２の制御
信号生成回路の基準信号に従って記録ヘッドと記録媒体
の相対関係を制御する制御回路が動作することになり、
処理後のデータが記録媒体の正確な位置に記録されるこ
とになる。

【００１６】

【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。図１は、この発明の第１の実施例における
映像信号処理装置のブロック図を示すものである。同図
において、１は映像信号の入力端子である。２は入力映
像信号から垂直同期信号と水平同期信号を分離する同期
分離回路である。１２は垂直同期信号と水平同期信号を
基準にして垂直基準信号Ａ１と水平基準信号Ａ２を生成
する第１の制御信号生成回路である。

【００１７】１３は水平基準信号Ａ２を入力としその変
動に高速に追従して入力映像信号中の水平同期信号に位
相同期したクロックＡ３を生成する高速応答ＰＬＬ回路
であり、クロックを発生する電圧制御発振器、クロック
を分周する分周器、基準信号と分周器出力の位相比較を
行う位相比較器、位相比較器の出力の低域成分を抽出し
て電圧制御発振器に供給するローパスフィルタ等を内蔵
している。５は入力映像信号をクロックＡ３でサンプリ
ングしてアナログ−ディジタル変換するＡ／Ｄ変換器で
ある。

【００１８】６は少なくとも１フィールド以上のデータ
が蓄積できる画像メモリである。７はクロックＡ３と垂
直基準信号Ａ１と水平基準信号Ａ２を基準にしてＡ／Ｄ
変換器５の出力データ信号の画像メモリ６への書き込み
を制御する書き込み制御回路である。１４はクロックＢ
３を入力としクロックＢ３を分周して垂直基準信号Ｂ１
および読み出し用基準信号Ｂ４を生成する第２の制御信
号生成回路Ｂである。１５は第１の制御信号生成回路１
２からの垂直基準信号Ａ１と第２の制御信号生成回路１
４からの垂直基準信号Ｂ１とを位相比較し位相比較信号
の帯域を十分狭くすることによって誤差変動に対する応
答が十分に遅い位相ロックドループを構成してクロック
Ｂ３を発生する低速応答ＰＬＬ回路であり、クロックを
発生する電圧制御発振器、垂直基準信号Ａ１と垂直基準
信号Ｂ１の位相比較を行う位相比較器、位相比較器の出
力の低域成分を抽出して電圧制御発振器に供給するロー
パスフィルタ等を内蔵している。８はクロックＢ３と読
み出し用基準信号Ｂ４を基準にして画像メモリ６に蓄積
されたデータの読み出しを制御する読み出し制御回路で
ある。９は画像メモリ６から出力されたデータを処理す
る処理ブロックである。１０は処理ブロック９から出力
されたデータの出力端子である。１１は画像情報を高能
率符号化して記録等を行う装置の記録ヘッドと記録媒体
の相対位置を制御するサーボ回路等の制御回路の基準信
号の出力端子である。

【００１９】以上のように構成された第１の実施例の映
像信号処理装置について、以下その動作を図１を用いて
説明する。入力端子１に供給された入力映像信号から、
同期分離回路２で垂直同期信号と水平同期信号が分離さ
れ、第１の制御信号生成回路１２でノイズ除去やタイミ
ング調節等の処理が行われ、垂直基準信号Ａ１と水平基
準信号Ａ２が生成される。この水平基準信号Ａ２は高速
応答ＰＬＬ回路１３に入力され、入力映像信号中の水平
同期信号の変動に追従したクロックＡ３が生成される。

【００２０】入力映像信号はＡ／Ｄ変換器５でクロック
Ａ３を用いてディジタル信号に変換され、画像データと
して画像メモリ６に入力される。また、垂直基準信号Ａ
１と水平基準信号Ａ２とクロックＡ３は書き込み制御回
路７に入力され、書き込み制御回路７で画像メモリ６の
書き込みを制御する制御信号が作成され、画像メモリ６
に入力され、これによってＡ／Ｄ変換器５の出力データ
の画像メモリ６への書き込みが制御される。

【００２１】つぎに、第２の制御信号生成回路１４と低
速応答ＰＬＬ回路１５は位相ロックドループを構成す
る。第１の制御信号生成回路１２から出力された垂直基
準信号Ａ１と第２の制御信号生成回路１４で低速応答Ｐ
ＬＬ回路１５の出力であるクロックＢ３を分周して生成
した垂直基準信号Ｂ１とは、低速応答ＰＬＬ回路１５で
位相比較し、位相比較信号を通過させるローパスフィル
タの帯域を十分狭く制限することによって誤差変動に対
する応答の遅い位相ロックドループを構成しており、低
速応答ＰＬＬ回路１５から入力映像信号中の垂直同期信
号に同期はしているものの十分安定したクロックＢ３が
出力され、このクロックＢ３が第２の制御信号生成回路
１４へ供給される。

【００２２】つぎに、読み出し制御回路８では、第２の
制御信号生成回路Ｂ１４から出力された読み出し用基準
信号Ｂ４を元に画像メモリ６の読み出しが制御される。
画像メモリ６から出力されたデータは、処理ブロック９
で処理を行った後、出力端子１０からデータとして出力
される。ここで、読み出し用基準信号Ｂ４は画像メモリ
から読み出す基準で、周期は１フィールド、１フレーム
または他の任意の周期であり、また垂直基準信号Ａ１ま
たは垂直基準信号Ｂ１に対して必要な位相差を持ったも
のである。

【００２３】また、出力端子１１から第１の制御信号生
成回路１２で作られたサーボ回路の基準信号が出力され
る。画像情報を高能率符号化して記録等を行う装置たと
えばＶＴＲやディスク装置はサーボ回路により記録ヘッ
ドと記録媒体の相対位置が制御され、記録ヘッドには処
理ブロック９から記録ヘッドの位置情報に基づいて記録
信号が出力され、端子１０から出力された画像データ等
は磁気テープやディスク等の記録媒体の予め決められた
位置に決められた信号が記録される。

【００２４】以上のように、この実施例によれば、入力
映像信号中の水平同期信号に同期したクロックＡ３を発
生する応答の早い高速応答ＰＬＬ回路１３と、垂直同期
信号に同期したクロックＢ３を発生する応答の遅い低速
応答ＰＬＬ回路１５を設け、クロックＡ３で入力映像信
号をディジタル信号に変換して画像メモリ６へ書き込
み、クロックＢ３で画像メモリ６からデータを読み出す
ことにより、入力映像信号に大きな変動があっても、以
後の処理を確実かつ効率よく行うことができる。すなわ
ち、処理ブロック９のクロックが垂直同期信号に同期す
るので、入力映像信号（通常１水平走査期間、１垂直走
査期間内のデータ数が一定である）の１フィールドまた
は１フレームに対するクロック数が一定となり、特に、
フィールド処理またはフレーム処理または何フレームか
をまとめて処理する場合において、処理ブロック９の信
号処理すなわちデータ圧縮、誤り訂正符号付加、変調等
の処理にブランキング期間等の余裕を設ける必要はな
く、回路を時分割処理で有効に利用することができる。

【００２５】また、非標準信号、例えば垂直同期信号と
水平同期信号の比が正規の値にない信号、垂直同期信号
の周波数、位相変動が大きな信号であっても、その変動
成分は、ほとんど画像メモリ６で吸収することができ、
データを画像メモリ６から安定して出力し、以後の処理
を確実に行うことができる。しかも、この画像メモリ６
はデータの並べ変え、いわゆるシャフリング機能等と共
用できる。

【００２６】ここで、シャフリング機能とは、画像情報
を高能率符号化して記録再生する際、圧縮後の画面内の
画質を均等にするため、およびドロップアウトや特殊再
生（スロー、スチル、早送り、巻き戻し再生）時の符号
誤りの影響を分散させるため、データの順序を入れ替え
る機能である。シャフリング機能には、１フィールド単
位、１フレーム単位が考えられる。しかし、１フィール
ド単位、１フレーム単位のものであっても、必ずしも１
フィールド、１フレーム分の記憶容量を必要とはしな
い。画像メモリとして、汎用メモリを使用した場合、容
量は１Ｍビット、４Ｍビット等と容量値が予め決まって
いるので、１００％有効利用できることはまれで、必ず
かなり大きな無駄な分が生じる。このジッタ吸収に利用
できる量は実際の実現例では数１０水平走査期間に達す
る。

【００２７】この発明によると、この余った分をジッタ
吸収のため有効に利用できる。数１０水平走査期間あれ
ば、一般の時間軸補正装置のメモリ容量としては十分な
量である。ジッタ吸収との関係について説明する。本発
明の映像信号処理装置は一種の時間軸補正装置である。
高速応答ＰＬＬは入力信号のジッタに応答し、画像メモ
リからジッタが除去された信号が取り出される。アナロ
グ記録のビデオテープレコーダでは再生時に時間軸補正
されるが、ディジタル信号の状態で記録等を行う装置で
は、アナログ／ディジタル変換するときにジッタを吸収
する必要がある。なぜなら、高能率符号化に際し、ジッ
タ検出の基準となる水平同期信号等の位相情報が捨てら
れるので、再生時には、ジッタを検出する手段がないか
らである。

【００２８】さらに、画像メモリの読み出しタイミング
とサーボ回路を同期させるので、画像メモリの読み出し
タイミングと記録ヘッドへ送り出す信号のタイミングの
変動は記録ヘッドの変動だけであるので、バッファメモ
リの余裕を少なくすることができる。さらに、入力信号
を切り換えた時、入力映像信号の垂直映像信号の位相に
不連続が生じる。これをこのままサーボ回路に入力する
と、不連続量が大きいと記録ヘッドの制御が乱れ、処理
ブロック９からの信号が正しく記録媒体に記録できない
ことがある。低速応答ＰＬＬ回路１５の応答をサーボ回
路の応答にあまり影響を与えない程度に遅くしておく
と、サーボ回路の乱れを防止することができる。

【００２９】図２は図１の高速応答ＰＬＬ回路１３の構
成を一般的なＰＬＬ回路とは異ならせたこの発明の第２
の実施例であり、高速応答ＰＬＬ回路１３以外は、第１
の実施例と同様である。前記した第１の実施例における
高速応答ＰＬＬ回路１３は、一般的には電圧制御発振
器、分周器、位相比較器、ローパスフィルタ等からな
り、水平基準信号Ａ２を入力とし、クロックＡ３の周波
数、位相が水平基準信号Ａ２の周波数に比例し、位相が
同期する応答の早いＰＬＬである。

【００３０】これに対して、図２は周波数は水平同期信
号とは関係なく一定で、位相のみが水平同期信号に同期
するという構成を採用した高速応答ＰＬＬ回路を用いた
ものである。同図において、１６は水平基準信号Ａ２の
入力端子である。１７は周波数が一定で安定なクロック
Ｃ３を発振するクロック発振回路である。１８はクロッ
クＣ３を水平基準信号Ａ２の位相に同期させて位相シフ
トしたクロックＡ３を出力するクロック位相シフト回路
である。１９はクロックＡ３の出力端子である。２０は
クロックＣ３の出力端子である。

【００３１】周波数と位相が変化するＰＬＬの場合、水
平基準信号Ａ２が安定な場合は問題ないが、ノイズの混
入や欠落、スキュー等大きな位相ずれがあった場合、位
相乱れが一定時間続くが、このクロックＣ３を用いた方
式では１つの水平同期信号の乱れは１水平走査期間だけ
に限定され、画像メモリへの書き込みのタイミング乱れ
を最小限にとどめることができる。

【００３２】図３はこの発明の第３の実施例を示す映像
信号処理装置のブロック図である。同図において、１は
映像信号の入力端子である。２は同期分離回路である。
１２は第１の制御信号生成回路である。５はＡ／Ｄ変換
器である。６は画像メモリである。７は書き込み制御回
路である。１４は第２の制御信号生成回路である。１５
は低速応答ＰＬＬ回路である。８は読み出し制御回路で
ある。９は処理ブロックである。１０はデータの出力端
子である。以上は図１の構成と同様なものである。

【００３３】図１と異なるのは、図１の高速応答ＰＬＬ
回路１３に代えて、図２で説明した固定クロックを発振
するクロック発振回路１７とクロック位相シフト回路１
８を高速応答ＰＬＬ回路として用い、Ａ／Ｄ変換器５の
後にクロック位相変換回路２１、処理ブロック２２、画
像データの出力端子２３を設けた点である。上記のよう
に構成された映像信号処理装置について、以下その動作
を説明する。入力端子１に供給された入力映像信号か
ら、同期分離回路２で垂直同期信号と水平同期信号が分
離され、第１の制御信号生成回路１２でノイズ除去やタ
イミング調節等の処理が行われ、垂直基準信号Ａ１と水
平基準信号Ａ２が生成される。

【００３４】クロック発振回路１７は周波数が一定の安
定なクロックＣ３を出力する。クロック位相シフト回路
１８には第１の制御信号生成回路１２から水平基準信号
Ａ２が入力され、水平基準信号Ａ２の位相に同期してク
ロックＣ３を位相シフトして、入力映像信号中の水平同
期信号の変動に追従したクロックＡ３が生成される。こ
こで、クロックＡ３は１水平走査期間の間は連続である
が、水平基準信号Ａ２が入力される毎に位相シフト量が
変わり不連続が発生する信号である。

【００３５】入力映像信号はＡ／Ｄ変換器５でクロック
Ａ３を用いてディジタル信号に変換される。クロック位
相変換回路２１は、不連続が発生するクロックＡ３で動
作するＡ／Ｄ変換器５の出力信号のクロックを、連続信
号であるクロックＣ３にクロック位相変換するもので、
垂直基準信号Ａ１と水平基準信号Ａ２とＡ／Ｄ変換器５
の出力信号であるデータ信号Ａ５の相対タイミングを一
定に保ちながらクロックＡ３からクロックＣ３にクロッ
ク位相変換して、垂直基準信号Ｃ１と水平基準信号Ｃ２
とデータ信号Ｃ５を生成する。

【００３６】つぎに、垂直基準信号Ｃ１と水平基準信号
Ｃ２とクロックＣ３は書き込み制御回路７に入力され、
書き込み制御回路７で画像メモリ６の書き込みを制御す
る制御信号が作成され、画像メモリ６に入力され、これ
によってクロック位相変換回路２１の出力信号の画像メ
モリ６への書き込みが制御される。画像メモリ６から読
み出す部分の動作は図１と同様である。

【００３７】一方、クロック位相変換回路２１から出力
されたデータは、処理ブロック２２で処理を行った後、
出力端子２３から画像データとして出力される。以上の
ように、この実施例によればクロック発振回路１７、ク
ロック位相シフト回路１８、クロック位相変換回路２１
を設けることによりつぎのような効果がある。

【００３８】Ａ／Ｄ変換器５と画像メモリ６の間に信号
処理が必要な場合、遅延が発生する。画像データの遅延
が映像信号のブランキング期間より大きくて、有効な画
像データがクロックＡ３の不連続点に位置すると、デー
タの伝送ができなくなることがあるが、これは、クロッ
クを連続したクロックＣ３に変換することにより解決す
る。また、書き込み制御回路７のクロックが連続とな
り、動作が安定する。

【００３９】さらに、入力映像信号が輝度信号（Ｙ信
号）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ信号）またはＲ，Ｇ，
Ｂ信号の場合、この入力信号をエンコードしたコンポジ
ット信号としてモニターしたい場合がある。色信号をエ
ンコードする場合に必要なサブキャリア信号には周波数
の精度と安定性が要求されるが、クロック発振回路１７
を水晶発振回路とすることでサブキャリアを発生するた
めの基準信号とすることができ、かつエンコーダ回路の
クロックが連続信号となるので、エンコード処理をすべ
て処理ブロック２２で行うことが可能になり、出力端子
１８に直接Ｄ／Ａ変換器を直接接続し、アナログ映像信
号を得ることができる。

【００４０】その他の効果は、前記実施例と同様であ
る。

【００４１】

【発明の効果】この発明の映像信号処理装置によれば、
高速応答ＰＬＬ回路と低速応答ＰＬＬ回路を設けること
により、非標準信号、例えば垂直同期信号と水平同期信
号の比が正規の値にない信号、垂直同期信号の周波数、
位相変動が大きな信号であっても、その変動成分は、ほ
とんど画像メモリで吸収することができ、データを画像
メモリから安定して出力し、以後の処理を確実に行うこ
とができる。しかも、この画像メモリはデータの並べ変
え、いわゆるシャフリング機能と共用できる。

【００４２】１フィールド、１フレーム単位のシャフリ
ング機能であっても、必ずしも１フィールド、１フレー
ム分の記憶容量を必要とはしない。画像メモリとして、
汎用メモリを使用した場合、容量は予め決まっているの
で、１００％有効利用できることはまれで、かなり大き
な無駄な分が生じる。この発明によると、この余った分
をジッタ吸収のため有効に利用できる。

【００４３】また、低速応答ＰＬＬ回路を垂直同期信号
に同期させることにより、処理ブロックのクロックが垂
直同期信号に同期するので、入力映像信号の１フィール
ドまたは１フレームに対するクロック数が一定となり、
特に、フィールド処理またはフレーム処理を行う処理ブ
ロックにおいて、データ圧縮、誤り訂正符号付加、変調
等の信号処理にブランキング期間等の余裕を設ける必要
はなく、回路を時分割処理で有効に利用することができ
る。

【００４４】また、画像メモリの読み出しタイミングと
サーボ回路を同期させるので、画像メモリの読み出しタ
イミングと記録ヘッドへ送り出す信号のタイミングの変
動は記録ヘッドの変動だけであるので、バッファメモリ
の余裕を少なくすることができる。さらに、入力信号を
切り換えた時、入力映像信号の垂直映像信号の位相に不
連続が生じる。これをこのままサーボ回路に入力する
と、不連続量が大きいと記録ヘッドの制御が乱れ、処理
ブロックからの信号が正しく記録媒体に記録できないこ
とがある。低速応答ＰＬＬ回路の応答を記録ヘッドと記
録媒体の相対関係を制御する制御回路の応答にあまり影
響を与えない程度に遅くしておくと、制御回路の乱れを
防止することができる。

【００４５】さらに、高速応答ＰＬＬ回路の出力のクロ
ックは水平同期信号と位相比較する付近で位相不連続と
なったり、水平同期信号にノイズの混入や欠落、スキュ
ー等大きな位相ずれがあった場合、位相乱れが一定時間
続く欠点があるが、高速応答ＰＬＬ回路として一定のク
ロックを入力映像信号の水平同期信号に同期して位相シ
フトする構成を選択した場合、１つの水平同期信号の乱
れは１水平走査期間だけに限定され、画像メモリへの書
き込みのタイミング乱れを最小限にとどめることができ
る。

【００４６】加えて、クロック位相変換回路を設けるこ
とにより、Ａ／Ｄ変換器から出力されるデータ信号のク
ロックを一定のクロックに変換することができ、書き込
み制御回路のクロックが連続信号となり、クロックの不
連続による誤動作を避けることができる。また、クロッ
ク周波数が一定で、かつ位相が連続であるので、エンコ
ード処理等の信号処理をして、ディジタル信号の状態で
ＮＴＳＣ方式やＰＡＬ方式のカラー映像信号に変換し、
Ｄ／Ａ変換して出力することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例における映像信号処理
装置のブロック図である。

【図２】この発明の高速応答ＰＬＬ回路の構成が図１と
は異なる第２の実施例の要部のブロック図である。

【図３】この発明の第３の実施例における映像信号処理
装置のブロック図である。

【図４】従来の映像信号処理装置のブロック図である。

【符号の説明】

１ 入力端子 ２ 同期分離回路 ３ 制御信号生成回路 ４ ＰＬＬ回路 ５ Ａ／Ｄ変換器 ６ 画像メモリ ７ 書き込み制御回路 ８ 読み出し制御回路 ９ 処理ブロック（第１） １０ 出力端子 １１ 出力端子 １２ 制御信号生成回路（第１） １３ 高速応答ＰＬＬ回路 １４ 制御信号生成回路（第２） １５ 低速応答ＰＬＬ回路 １６ 入力端子 １７ クロック発振回路 １８ クロック位相シフト回路 １９ 出力端子 ２０ 出力端子 ２１ クロック位相変換回路 ２２ 処理ブロック（第２） ２３ 出力端子

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/91 - 5/956 H04N 9/79 - 9/898

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力映像信号中の垂直同期信号と水平同
   期信号を基準にして第１の垂直基準信号（Ａ１）と水平
   基準信号（Ａ２）を生成する第１の制御信号生成回路
   と、前記水平基準信号（Ａ２）を入力とし前記入力映像
   信号中の水平同期信号に位相同期した第１のクロック
   （Ａ３）を生成する高速応答ＰＬＬ回路と、前記入力映
   像信号を前記第１のクロック（Ａ３）でサンプリングし
   てアナログ−ディジタル変換するＡ／Ｄ変換器と、少な
   くとも１フィールドのデータが蓄積できる画像メモリ
   と、前記第１のクロック（Ａ３）と前記第１の垂直基準
   信号（Ａ１）と前記水平基準信号（Ａ２）を基準にして
   前記Ａ／Ｄ変換器の出力信号であるデータ信号の前記画
   像メモリへの書き込みを制御する書き込み制御回路と、
   第２のクロック（Ｂ３）を分周して第２の垂直基準信号
   （Ｂ１）と読み出し用基準信号（Ｂ４）を生成する第２
   の制御信号生成回路と、前記第１の垂直基準信号（Ａ
   １）と前記第２の垂直基準信号（Ｂ１）とを位相比較し
   位相比較信号の帯域を十分狭くすることによって誤差変
   動に対する応答が十分に遅い位相ロックドループを構成
   して前記第２のクロック（Ｂ３）を発生する低速応答Ｐ
   ＬＬ回路と、前記第２のクロック（Ｂ３）と前記読み出
   し用基準信号（Ｂ４）を基準として前記画像メモリに蓄
   積されたデータの読み出しを制御する読み出し制御回路
   と、前記画像メモリから出力されたデータを処理する処
   理ブロックとを備えた映像信号処理装置。
2. 【請求項２】 高速応答ＰＬＬ回路が所定の周波数を有
   する信号を発生するクロック発振回路と、前記発振回路
   の出力信号を位相シフトして水平同期信号の変動に追従
   したクロックを生成するクロック位相シフト回路とを備
   えた請求項１記載の映像信号処理装置。
3. 【請求項３】 画像メモリはデータの並べ替え処理機能
   を備えている請求項１記載の映像信号処理装置。
4. 【請求項４】 入力映像信号中の垂直同期信号と水平同
   期信号を基準にして第１の垂直基準信号（Ａ１）と第１
   の水平基準信号（Ａ２）を生成する第１の制御信号生成
   回路と、一定周波数の安定な第１のクロック（Ｃ３）を
   発生するクロック発振回路と、前記第１の水平基準信号
   （Ａ２）と前記第１のクロック（Ｃ３）を入力とし前記
   第１の水平基準信号（Ａ２）の変動に追従して前記第１
   のクロック（Ｃ３）を位相シフトして前記入力映像信号
   中の水平同期信号に位相同期した第２のクロック（Ａ
   ３）を生成するクロック位相シフト回路と、前記入力映
   像信号を前記第２のクロック（Ａ３）でサンプリングし
   てアナログ−ディジタル変換するＡ／Ｄ変換器と、前記
   第１の垂直基準信号（Ａ１）と前記第１の水平基準信号
   （Ａ２）と前記Ａ／Ｄ変換器の出力信号である第１のデ
   ータ信号（Ａ５）の相対タイミングを一定に保ちながら
   前記第２のクロック（Ａ３）から前記第１のクロック
   （Ｃ３）にクロック位相変換して第２の垂直基準信号
   （Ｃ１）と第２の水平基準信号（Ｃ２）と第２のデータ
   信号（Ｃ５）を生成するクロック位相変換回路と、少な
   くとも１フィールドのデータが蓄積できデータの並べ変
   え機能を有する画像メモリと、前記第１のクロック（Ｃ
   ３）と前記第２の垂直基準信号（Ｃ１）と前記第２の水
   平基準信号（Ｃ２）を基準にして前記第２のデータ信号
   （Ｃ５）の前記画像メモリへの書き込みを制御する書き
   込み制御回路と、第３のクロック（Ｂ３）を入力とし第
   ３の垂直基準信号（Ｂ１）と読み出し用基準信号（Ｂ
   ４）を生成する第２の制御信号生成回路と、前記第１の
   垂直基準信号（Ａ１）と前記第３の垂直基準信号（Ｂ
   １）とを位相比較し位相比較信号の帯域を十分狭くする
   ことによって誤差変動に対する応答が十分に遅い位相ロ
   ックドループを構成して前記第３のクロック（Ｂ３）を
   発生する低速応答ＰＬＬ回路と、前記第３のクロック
   （Ｂ３）と前記読み出し用基準信号（Ｂ４）を基準とし
   て前記画像メモリに蓄積されたデータの読み出しを制御
   する読み出し制御回路と、前記画像メモリから出力され
   たデータを処理する第１の処理ブロックと、前記クロッ
   ク位相変換回路から出力された第２のデータ信号（Ｃ
   ５）を処理する第２の処理ブロックとを備えた映像信号
   処理装置。
5. 【請求項５】 記録ヘッドと記録媒体の相対関係を制御
   する制御回路の基準信号を第２の制御信号生成回路から
   出力することを特徴とする請求項１または請求項４記載
   の映像信号処理装置。