JPH0415617B2 - - Google Patents
Info
- Publication number
- JPH0415617B2 JPH0415617B2 JP16330586A JP16330586A JPH0415617B2 JP H0415617 B2 JPH0415617 B2 JP H0415617B2 JP 16330586 A JP16330586 A JP 16330586A JP 16330586 A JP16330586 A JP 16330586A JP H0415617 B2 JPH0415617 B2 JP H0415617B2
- Authority
- JP
- Japan
- Prior art keywords
- poly
- pattern
- doped
- doped poly
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 95
- 229920002120 photoresistant polymer Polymers 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 229920002635 polyurethane Polymers 0.000 claims description 2
- 239000004814 polyurethane Substances 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔概要〕
表面に段差のある半導体基板上に、高濃度に不
純物を含むドープドポリSiと低濃度のノンドープ
ドポリSiのパターンを同時に形成する工程におい
て、ノンドープドポリSiの被膜の、ドープしては
ならない領域のみマスクして不純物のイオン注入
を行い、パターニングするもので、ポリSiの側壁
残及びパターン細りを減少することが出来る。
純物を含むドープドポリSiと低濃度のノンドープ
ドポリSiのパターンを同時に形成する工程におい
て、ノンドープドポリSiの被膜の、ドープしては
ならない領域のみマスクして不純物のイオン注入
を行い、パターニングするもので、ポリSiの側壁
残及びパターン細りを減少することが出来る。
本発明はポリSiのパターン形成方法に係わり、
詳しくは段差のある半導体表面上に、ドープドポ
リSiパターンとノンドープドポリSiパターンを形
成する方法に関する。
詳しくは段差のある半導体表面上に、ドープドポ
リSiパターンとノンドープドポリSiパターンを形
成する方法に関する。
半導体基板の表面は一般に段差があるのが普通
であり、この上にポリSiのパターンを形成し、こ
の一部のものは不純物ノンドープの高抵抗に、一
部のものは高濃度に不純物をドープして低抵抗に
することが屡ある。
であり、この上にポリSiのパターンを形成し、こ
の一部のものは不純物ノンドープの高抵抗に、一
部のものは高濃度に不純物をドープして低抵抗に
することが屡ある。
例えばMOS SRAM（MOS Static Randum
Access Memory）で、メモリセルとしてMOS
Tr4個と抵抗２個で構成する高抵抗負荷方式のも
のがある。
Access Memory）で、メモリセルとしてMOS
Tr4個と抵抗２個で構成する高抵抗負荷方式のも
のがある。
これは高抵抗部をノンドープのポリSiで形成
し、ドレイン、ソースのコンタクト電極や中間層
の配線には不純物を高濃度にドープしたポリSiで
形成する。
し、ドレイン、ソースのコンタクト電極や中間層
の配線には不純物を高濃度にドープしたポリSiで
形成する。
従来のポリSiパターン形成方法によると、ノン
ドープのポリSi膜を被着し、後工程でドープドポ
リSiのパターンを形成する領域のみに不純物イオ
ンを注入し、エツチングで除去してしまう部分ま
ではイオン注入していなかつた。
ドープのポリSi膜を被着し、後工程でドープドポ
リSiのパターンを形成する領域のみに不純物イオ
ンを注入し、エツチングで除去してしまう部分ま
ではイオン注入していなかつた。
このため、ポリSiのパターニングを異方性エツ
チングにより行つたとき、段差部の側壁にポリSi
が残留する、所謂“ポリSi側壁残”ができたり、
或いはこれを取り除こうとするとパターン部がオ
ーバエツチングになつて“パターン細り”を生ず
る不具合があつた。
チングにより行つたとき、段差部の側壁にポリSi
が残留する、所謂“ポリSi側壁残”ができたり、
或いはこれを取り除こうとするとパターン部がオ
ーバエツチングになつて“パターン細り”を生ず
る不具合があつた。
本発明は、このようなポリSiパターン形成にあ
たり、より安定したパターン形成方法を提供しよ
うとするものである。
たり、より安定したパターン形成方法を提供しよ
うとするものである。
第２図ａ〜ｄは従来例のポリSiパターン形成工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
第２図ａはポリSiにイオン注入する状態を示
す。
す。
この図において、Si基板１の表面にSiO2膜２
を挟んでポリSi３のパターンを形成し、さらにこ
の上にSiO2膜２形成し、結果的に表面は段差の
ある絶縁膜たるSiO2膜２で被覆されている。こ
の上にCVD法でノンドープのポリSi５の膜層を
約2000〜3000Å被着する。
を挟んでポリSi３のパターンを形成し、さらにこ
の上にSiO2膜２形成し、結果的に表面は段差の
ある絶縁膜たるSiO2膜２で被覆されている。こ
の上にCVD法でノンドープのポリSi５の膜層を
約2000〜3000Å被着する。
この上にフオトレジスト６を塗布し、ついでこ
のフオトレジスト６に通常のフオトプロセスを用
いてドープドポリSiパターンを形成する領域の上
のみ開口４を形成し、ドーズ量 １×1013〜１×
1016／cm2でP+（リン）のイオン注入を行う。
のフオトレジスト６に通常のフオトプロセスを用
いてドープドポリSiパターンを形成する領域の上
のみ開口４を形成し、ドーズ量 １×1013〜１×
1016／cm2でP+（リン）のイオン注入を行う。
第２図ｂはポリSiパターニング用フオトレジス
トマスクを形成した状態を示す。
トマスクを形成した状態を示す。
この図で、フオトレジスト６を除去し、あらた
にフオトレジストを塗布し、ドープドポリSiパタ
ーンを形成する領域にフオトレジスト７Ａを、ノ
ンドープドポリSiパターンを形成する領域にフオ
トレジスト７Ｂをマスクとして形成する。
にフオトレジストを塗布し、ドープドポリSiパタ
ーンを形成する領域にフオトレジスト７Ａを、ノ
ンドープドポリSiパターンを形成する領域にフオ
トレジスト７Ｂをマスクとして形成する。
第２図ｃはポリSiに対して異方性エツチングを
行つた状態を示す。
行つた状態を示す。
ポリSiに対して、ガス：CCl4＋O2、圧力：
0.15Torr、パワー：300Wの条件で反応性イオン
エツチング法により約2000〜3000Åの異方性エツ
チングを行い、フオトレジスト７Ａの下には、ド
ープドポリSiパターン５Ｄを、フオトレジスト７
Ｂの下にはノンドープドポリSiパターン５Ｎを形
成する。このエツチングによりSiO2膜２の平坦
面上のポリSi５はなくなるが、段差部の側壁には
ノンドープドポリSiの側壁残５Ｓを残す。
0.15Torr、パワー：300Wの条件で反応性イオン
エツチング法により約2000〜3000Åの異方性エツ
チングを行い、フオトレジスト７Ａの下には、ド
ープドポリSiパターン５Ｄを、フオトレジスト７
Ｂの下にはノンドープドポリSiパターン５Ｎを形
成する。このエツチングによりSiO2膜２の平坦
面上のポリSi５はなくなるが、段差部の側壁には
ノンドープドポリSiの側壁残５Ｓを残す。
第２図ｄは等方性エツチングを行つた状態を示
す。
す。
ガス：CF4＋O2、圧力：0.4Torr、パワー：
150Wの条件で等方性エツチングを行いノンドー
プドポリSiの側壁残５Ｓを除去する。
150Wの条件で等方性エツチングを行いノンドー
プドポリSiの側壁残５Ｓを除去する。
つぎに、図示していないが、この後、フオトレ
ジスト７Ａ，７Ｂを除去した後、O2中で800〜
950℃で熱処理してイオン注入領域の活性化と安
定化を行う。
ジスト７Ａ，７Ｂを除去した後、O2中で800〜
950℃で熱処理してイオン注入領域の活性化と安
定化を行う。
しかしこの方法によれば、ポリSi側壁残５Ｓを
除去するため、等方性エツチングするときドープ
ドポリSiはノンドープドポリSiよりもエツチング
レートが大きいため、フオトレジスト７Ａの下の
ドープドポリSiパターン５Ｄは大きく抉れて細く
なつてしまう。
除去するため、等方性エツチングするときドープ
ドポリSiはノンドープドポリSiよりもエツチング
レートが大きいため、フオトレジスト７Ａの下の
ドープドポリSiパターン５Ｄは大きく抉れて細く
なつてしまう。
また一方、このドープドポリSiパターン５Ｄの
細るのを恐れてエツチングを控えると、ポリSi側
壁残を残すことになり好ましくない。不用意にポ
リSi側壁残を残すと、これによりシヨートを起こ
したり、あるいは拡散領域形成のためのイオン注
入の妨害となつたりすることがあるので、出来得
る限り除去する必要がある。
細るのを恐れてエツチングを控えると、ポリSi側
壁残を残すことになり好ましくない。不用意にポ
リSi側壁残を残すと、これによりシヨートを起こ
したり、あるいは拡散領域形成のためのイオン注
入の妨害となつたりすることがあるので、出来得
る限り除去する必要がある。
従来例におけるポリSi側壁残およびパターン細
りを極力減少させる。
りを極力減少させる。
上記問題点の解決は、その表面が段差をもつ絶
縁膜２を有する半導体基板１の上にノンドープの
ポリシリコン（ポリSi）５の膜層を被着する工程
と、このポリSi５のノンドープドポリSiパターン
５Ｎを形成する領域のみフオトレジスト６を被覆
し、他のドープドポリSiパターン５Ｄを形成する
領域および前記両パターン形成時除去するポリSi
５の領域はフオトレジスト６を被覆せずに、ポリ
Si５に不純物をイオン注入する工程と、前記フオ
トレジスト６を除去後、ポリSi５のノンドープド
ポリSiパターン５Ｎを形成する領域と、ドープド
ポリSiパターン５Ｄを形成する領域上に夫々フオ
トレジスト７Ｂ，７Ａのマスクを形成し、異方性
エツチングと等方性エツチングによりノンドープ
ドポリSiパターン５ＮおよびドープドポリSiパタ
ーン５Ｄを形成する工程を含む本発明による半導
体装置の製造方法により達成される。
縁膜２を有する半導体基板１の上にノンドープの
ポリシリコン（ポリSi）５の膜層を被着する工程
と、このポリSi５のノンドープドポリSiパターン
５Ｎを形成する領域のみフオトレジスト６を被覆
し、他のドープドポリSiパターン５Ｄを形成する
領域および前記両パターン形成時除去するポリSi
５の領域はフオトレジスト６を被覆せずに、ポリ
Si５に不純物をイオン注入する工程と、前記フオ
トレジスト６を除去後、ポリSi５のノンドープド
ポリSiパターン５Ｎを形成する領域と、ドープド
ポリSiパターン５Ｄを形成する領域上に夫々フオ
トレジスト７Ｂ，７Ａのマスクを形成し、異方性
エツチングと等方性エツチングによりノンドープ
ドポリSiパターン５ＮおよびドープドポリSiパタ
ーン５Ｄを形成する工程を含む本発明による半導
体装置の製造方法により達成される。
本発明は、段差のある表面上に形成した高濃度
に不純物を含むドープドポリSiと低濃度のノンド
ープポリSiのパターンを同時に形成する工程にお
いて、ノンドープを必要とする領域のみマスクし
てイオン注入を行い、パターニングするもので、
ポリSi側壁残がエツチングレートが大きいドープ
ドポリSiであるため容易に等方性エツチングで除
去され、その結果ポリSiの側壁残およびパターン
細りをなくすることが出来る。
に不純物を含むドープドポリSiと低濃度のノンド
ープポリSiのパターンを同時に形成する工程にお
いて、ノンドープを必要とする領域のみマスクし
てイオン注入を行い、パターニングするもので、
ポリSi側壁残がエツチングレートが大きいドープ
ドポリSiであるため容易に等方性エツチングで除
去され、その結果ポリSiの側壁残およびパターン
細りをなくすることが出来る。
第１図ａ〜ｄは本発明のポリSiパターン形成工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
第１図ａはポリSiにイオン注入する状態を示
す。
す。
この図において、第２図と同じ名称のものは同
じ符号で示す。
じ符号で示す。
図において、Si基板１の表面にSiO2膜２を挟
んでポリSi３のパターンを形成し、さらにこの上
にSiO2膜２形成し、結果的に表面は段差のある
絶縁膜たるSiO2膜２で被覆されている。この上
にCVD法でノンドープのポリSi５の膜層を約
2000〜3000Å被着する。
んでポリSi３のパターンを形成し、さらにこの上
にSiO2膜２形成し、結果的に表面は段差のある
絶縁膜たるSiO2膜２で被覆されている。この上
にCVD法でノンドープのポリSi５の膜層を約
2000〜3000Å被着する。
この上にフオトレジスト６を塗布し、ついでこ
のフオトレジスト６に通常のフオトプロセスを用
いて開口を形成するが、従来例と異なりドーピン
グを行つてはならない領域のみを残す。
のフオトレジスト６に通常のフオトプロセスを用
いて開口を形成するが、従来例と異なりドーピン
グを行つてはならない領域のみを残す。
即ち、将来ドープドポリSiパターンを形成する
領域と、パターンを形成しないエツチングで除去
してしまう領域も開口し、ドーズ量１×1013〜１
×1016／cm2でP+（リン）のイオン注入を行う。
領域と、パターンを形成しないエツチングで除去
してしまう領域も開口し、ドーズ量１×1013〜１
×1016／cm2でP+（リン）のイオン注入を行う。
第１図ｂはポリSiパターニング用フオトレジス
トマスクを形成した状態を示す。
トマスクを形成した状態を示す。
この図において、フオトレジスト６を除去し、
新たにフオトレジストを塗布し、ドープドポリSi
パターンを形成する領域にフオトレジスト７Ａ
を、ノンドープドポリSiパターンを形成する領域
にフオトレジスト７Ｂをマスクとして形成する。
新たにフオトレジストを塗布し、ドープドポリSi
パターンを形成する領域にフオトレジスト７Ａ
を、ノンドープドポリSiパターンを形成する領域
にフオトレジスト７Ｂをマスクとして形成する。
第１図ｃはポリSiに対して異方性エツチングを
行つた状態を示す。
行つた状態を示す。
ポリSiに対して、ガス：CCl4＋O2、圧力：
0.15Torr、パワー：300Wの条件で反応性イオン
エツチング法により約2000〜3000Åの異方性エツ
チングを行い、フオトレジスト７Ａの下にはドー
プドポリSiパターン５Ｄを、フオトレジスト７Ｂ
の下にはノンドープドポリSiパターン５Ｎを形成
する。このエツチングによりSiO2膜２の平坦面
上のポリSi５はなくなるが、段差部の側壁にはド
ープドポリSiの側壁残５DSとノンドープドポリ
Siの側壁残５Ｓを残す。
0.15Torr、パワー：300Wの条件で反応性イオン
エツチング法により約2000〜3000Åの異方性エツ
チングを行い、フオトレジスト７Ａの下にはドー
プドポリSiパターン５Ｄを、フオトレジスト７Ｂ
の下にはノンドープドポリSiパターン５Ｎを形成
する。このエツチングによりSiO2膜２の平坦面
上のポリSi５はなくなるが、段差部の側壁にはド
ープドポリSiの側壁残５DSとノンドープドポリ
Siの側壁残５Ｓを残す。
ドープドポリSiの側壁残５DSが殆どとなり、
ノンドープドポリSiの側壁残５Ｓはノンドープド
ポリSiパターン５Ｎの付近にのみ形成されるもの
である。
ノンドープドポリSiの側壁残５Ｓはノンドープド
ポリSiパターン５Ｎの付近にのみ形成されるもの
である。
第１図ｄは等方性エツチングを行つた状態を示
す。
す。
ガス：CF4＋O2、圧力：0.4Torr、パワー：
150Wの条件で等方性エツチングを行い、ドープ
ドポリSiの側壁残５DSを除去する。ノンドープ
ドポリSiはエツチングレートが小さいのでノンド
ープドポリSiの側壁残５Ｓは完全には除去出来ず
若干残存する。
150Wの条件で等方性エツチングを行い、ドープ
ドポリSiの側壁残５DSを除去する。ノンドープ
ドポリSiはエツチングレートが小さいのでノンド
ープドポリSiの側壁残５Ｓは完全には除去出来ず
若干残存する。
この場合フオトレジスト７Ａの下のドープドポ
リSiパターン５Ｄの細りはせいぜいポリSiの膜厚
程度に止めることが出来る。また、ノンドープド
ポリSiパターン５Ｎは抵抗等であり、この付近に
ポリSi側壁残があつても支障のない設計のものが
多い。
リSiパターン５Ｄの細りはせいぜいポリSiの膜厚
程度に止めることが出来る。また、ノンドープド
ポリSiパターン５Ｎは抵抗等であり、この付近に
ポリSi側壁残があつても支障のない設計のものが
多い。
フオトレジスト７Ａ，７Ｂの除去、イオン注入
領域の活性化、安定化は従来例と同様に行う。
領域の活性化、安定化は従来例と同様に行う。
以上詳細に説明したように、本発明によるドー
プドポリSiとノンドープドポリSiのパターンを同
時に形成する工程によれば、ポリSiの側壁残およ
びパターン細りを減少することが出来る。
プドポリSiとノンドープドポリSiのパターンを同
時に形成する工程によれば、ポリSiの側壁残およ
びパターン細りを減少することが出来る。
第１図ａ〜ｄは本発明のポリSiパターン形成工
程を説明するための断面模式図、第２図ａ〜ｄは
従来例のポリSiパターン形成工程を説明するため
の断面模式図である。 この図において、１はSi基板、２は絶縁膜
（SiO2膜）、３，５はポリシリコン（ポリSi）、５
ＤはドープドポリSiパターン、５Ｎはノンドープ
ドポリSiパターン、５ＳはノンドープドポリSiの
側壁残、５DSはドープドポリSiの側壁残、６，
７Ａ，７Ｂはフオトレジスト、である。
程を説明するための断面模式図、第２図ａ〜ｄは
従来例のポリSiパターン形成工程を説明するため
の断面模式図である。 この図において、１はSi基板、２は絶縁膜
（SiO2膜）、３，５はポリシリコン（ポリSi）、５
ＤはドープドポリSiパターン、５Ｎはノンドープ
ドポリSiパターン、５ＳはノンドープドポリSiの
側壁残、５DSはドープドポリSiの側壁残、６，
７Ａ，７Ｂはフオトレジスト、である。
Claims (1)
- 【特許請求の範囲】 １ その表面が段差をもつ絶縁膜２を有する半導
体基板１の上にノンドープのポリシリコン（ポリ
Si）５の膜層を被着する工程と、 このポリSi５のノンドープドポリSiパターン５
Ｎを形成する領域のみフオトレジスト６を被覆
し、他のドープドポリSiパターン５Ｄを形成する
領域および前記両パターン形成時除去するポリSi
５の領域はフオトレジスト６を被覆せずに、ポリ
Si５に不純物をイオン注入する工程と、 前記フオトレジスト６を除去後、ポリSi５のノ
ンドープドポリSiパターン５Ｎを形成する領域
と、ドープドポリSiパターン５Ｄを形成する領域
上に夫々フオトレジスト７Ｂ，７Ａのマスクを形
成し、異方性エツチングと等方性エツチングによ
りノンドープドポリSiパターン５Ｎおよびドープ
ドポリSiパターン５Ｄを形成する工程を 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16330586A JPS6318642A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16330586A JPS6318642A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318642A JPS6318642A (ja) | 1988-01-26 |
| JPH0415617B2 true JPH0415617B2 (ja) | 1992-03-18 |
Family
ID=15771301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16330586A Granted JPS6318642A (ja) | 1986-07-11 | 1986-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318642A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0568295U (ja) * | 1992-02-28 | 1993-09-17 | 昭和アルミニウム株式会社 | 解凍装置 |
| JP2540926Y2 (ja) * | 1992-05-07 | 1997-07-09 | 昭和アルミニウム株式会社 | 段積み可能な解凍部材 |
-
1986
- 1986-07-11 JP JP16330586A patent/JPS6318642A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6318642A (ja) | 1988-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5328867A (en) | Peroxide clean before buried contact polysilicon deposition | |
| JPH06163532A (ja) | 半導体素子分離方法 | |
| JP3746907B2 (ja) | 半導体装置の製造方法 | |
| US6211054B1 (en) | Method of forming a conductive line and method of forming a local interconnect | |
| US6146972A (en) | Method for fabricating semiconductor device | |
| JPH02288359A (ja) | シリコン基板中に１つの導電タイプのウェルを形成する方法 | |
| US5637524A (en) | Method for forming wells of semiconductor device | |
| JPH11111857A (ja) | 半導体装置の容量部形成方法、および半導体装置の容量部およびゲート部形成方法 | |
| JPH0415617B2 (ja) | ||
| JPH0640549B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| KR100265849B1 (ko) | 전계효과트랜지스터제조방법 | |
| JP3417114B2 (ja) | 半導体装置の製造方法 | |
| JPH09199717A (ja) | 半導体装置の製造方法 | |
| JPH0318034A (ja) | 半導体装置の製造方法 | |
| JPH0582734A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| KR960011639B1 (ko) | 티타늄 실리사이드를 이용한 얇은 접합 형성 방법 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPH01260857A (ja) | 半導体素子およびその製造方法 | |
| JP4118696B2 (ja) | フラットセルマスクｒｏｍ装置の製造方法 | |
| JPH03102875A (ja) | 半導体装置およびその製造方法 | |
| JPH08195489A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH05129595A (ja) | 半導体装置およびその製造方法 | |
| JPS60110163A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP2001035931A (ja) | 半導体素子の製造方法 | |
| JPH08124873A (ja) | コンタクトホールの形成方法 |