JPS60111471A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60111471A JPS60111471A JP21904883A JP21904883A JPS60111471A JP S60111471 A JPS60111471 A JP S60111471A JP 21904883 A JP21904883 A JP 21904883A JP 21904883 A JP21904883 A JP 21904883A JP S60111471 A JPS60111471 A JP S60111471A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
コノ発明は、シリコンゲート構造を有するＭＯ８型半導
体装置に関するもので、特にそのポリシリコン層とシリ
コン基板とのコンタクトニ係るものである。
体装置に関するもので、特にそのポリシリコン層とシリ
コン基板とのコンタクトニ係るものである。
従来、この種の半導体装置は、例えば第１図に示すよう
に構成されている。図において、１１はシリコン基板で
、このシリコン基板１１の一表面領域内には、ＭＯＳト
ランジスタのソース、ドレイン領域となる拡散層１２．
．１２゜が形成される。上記拡散層１２１．１２２間の
シリコン基板１１上および拡散配線となるべき領域のシ
リコン基板１１上には、約７００Ｘの薄い酸化膜１３が
形成され、シリコン基板１１の他の領域における表面上
には約１μｍの厚い酸化膜（フィールド酸化膜）１４が
選択的に形成される。ここで、ＭＯＳトランジスタのチ
ャネル領域には予め不純物がイオン注入され、しきい値
電圧ＶＴＨが制御される。上記半導体基体の素子形成領
域全面には、約４０００Ｘの厚さを有するポリシリコン
層が被着形成される。そして、上記ポリシリコン層を配
線およびＭＯＳ ）ランリスタのダート電極として用い
るため、上記ポリシリコン層を形成した半導体基体をｐ
ａｃｔ、雰囲気中に数分間さらしてリンをポリシリコン
層上に付着（デポ）させた後、熱処理を行なって所望の
抵抗値を得る。次に、上記ポリシリコン層にフォトエツ
チングプロセス（ＰＥＰ ）によシ選択的にエツチング
を施し、ＭＯＳトランジスタのダート電極およびｌリシ
リコン配線１６を得る。
に構成されている。図において、１１はシリコン基板で
、このシリコン基板１１の一表面領域内には、ＭＯＳト
ランジスタのソース、ドレイン領域となる拡散層１２．
．１２゜が形成される。上記拡散層１２１．１２２間の
シリコン基板１１上および拡散配線となるべき領域のシ
リコン基板１１上には、約７００Ｘの薄い酸化膜１３が
形成され、シリコン基板１１の他の領域における表面上
には約１μｍの厚い酸化膜（フィールド酸化膜）１４が
選択的に形成される。ここで、ＭＯＳトランジスタのチ
ャネル領域には予め不純物がイオン注入され、しきい値
電圧ＶＴＨが制御される。上記半導体基体の素子形成領
域全面には、約４０００Ｘの厚さを有するポリシリコン
層が被着形成される。そして、上記ポリシリコン層を配
線およびＭＯＳ ）ランリスタのダート電極として用い
るため、上記ポリシリコン層を形成した半導体基体をｐ
ａｃｔ、雰囲気中に数分間さらしてリンをポリシリコン
層上に付着（デポ）させた後、熱処理を行なって所望の
抵抗値を得る。次に、上記ポリシリコン層にフォトエツ
チングプロセス（ＰＥＰ ）によシ選択的にエツチング
を施し、ＭＯＳトランジスタのダート電極およびｌリシ
リコン配線１６を得る。
上記ポリシリコン配線１６は、第１図の破線で囲んだ領
域（ダイレクトコンタクト部）Ａにおいて、シリコン基
板１１および拡散層１２２の一部の表面に直接接触した
状態で形成される。
域（ダイレクトコンタクト部）Ａにおいて、シリコン基
板１１および拡散層１２２の一部の表面に直接接触した
状態で形成される。
上記のようにして形成された半導体基体上には、絶縁層
１７が被覆形成され、コンタクト部１３ａに開孔（コン
タクトホール）が形成された後、アルミ配線１８が選択
的に施される。
１７が被覆形成され、コンタクト部１３ａに開孔（コン
タクトホール）が形成された後、アルミ配線１８が選択
的に施される。
ところで、上記半導体装置の製造工程におけるポリシリ
コン層へのリンのデポの際、リンがポリシリコン層（ポ
リシリコン配線）１６を介してダイレクトコンタクト部
Ａのシリコン基板１１表面に到達し、その後流される高
温で長時間の熱工程（温度：１０００℃、時間：数十分
〜画数十分）において、リンがシリコン基板１１中に深
く浸透する（これを第１図の拡散領域１９として示す）
。この拡散領域１９の拡散深さＸｊは２μｍ以上にも達
し、横方向の拡散深さＸｊも２μｍ弱となる。ダイレク
トコンタクト部Ａから伸びた上記リンの拡散領域１９が
ＭＯＳ ）ランリスタのダート下まで伸びると、このＭ
ＯＳトランジスタの特性を低下させるため、ダイレクト
コンタクト部ＡとＭＯＳ ）ランリスタとは拡散領域１
９の影響がない距離以上離間して形成する必要がある。
コン層へのリンのデポの際、リンがポリシリコン層（ポ
リシリコン配線）１６を介してダイレクトコンタクト部
Ａのシリコン基板１１表面に到達し、その後流される高
温で長時間の熱工程（温度：１０００℃、時間：数十分
〜画数十分）において、リンがシリコン基板１１中に深
く浸透する（これを第１図の拡散領域１９として示す）
。この拡散領域１９の拡散深さＸｊは２μｍ以上にも達
し、横方向の拡散深さＸｊも２μｍ弱となる。ダイレク
トコンタクト部Ａから伸びた上記リンの拡散領域１９が
ＭＯＳ ）ランリスタのダート下まで伸びると、このＭ
ＯＳトランジスタの特性を低下させるため、ダイレクト
コンタクト部ＡとＭＯＳ ）ランリスタとは拡散領域１
９の影響がない距離以上離間して形成する必要がある。
このため現在、ＰＥＰあるいはエツチング技術の進歩に
よシ素子の微細化が可能であるにもかかわらず、ダイレ
クトコンタクトが隣接している領域では一律にパターン
を縮小することができず、特性を低下させることなく高
集積化することが困難であった。
よシ素子の微細化が可能であるにもかかわらず、ダイレ
クトコンタクトが隣接している領域では一律にパターン
を縮小することができず、特性を低下させることなく高
集積化することが困難であった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ダイレクトコンタクト部を有
する半導体装置において素子の特性を低下させることな
く高集積化が可能な半導体装置を提供することである。
その目的とするところは、ダイレクトコンタクト部を有
する半導体装置において素子の特性を低下させることな
く高集積化が可能な半導体装置を提供することである。
スナワチ、この発明においては、シリコンダート構造を
有する半導体装置において、半導体基体中に形成される
不純物拡散領域と、この拡散領域が形成された半導体基
体に被着形成される第１ポリシリコン層と、この第１ポ
リシリコン層上に積層形成され砒素がドープされた第２
ポリシリコン層とによってダイレクトコンタクト部を形
成したもので、上記第２ポリシリコン層にドープされた
砒素を、半導体基体中に形成される拡散領域の不純物拡
散を行なうための熱処理工程において、上記第１ポリシ
リコン層へ拡散せしめるものである。
有する半導体装置において、半導体基体中に形成される
不純物拡散領域と、この拡散領域が形成された半導体基
体に被着形成される第１ポリシリコン層と、この第１ポ
リシリコン層上に積層形成され砒素がドープされた第２
ポリシリコン層とによってダイレクトコンタクト部を形
成したもので、上記第２ポリシリコン層にドープされた
砒素を、半導体基体中に形成される拡散領域の不純物拡
散を行なうための熱処理工程において、上記第１ポリシ
リコン層へ拡散せしめるものである。
以下、この発明の一実施例について図面を参照して説明
する。第２図（ａ）〜第２図（ｄ）はそれぞれＮチャネ
ル型ＭＯＳ、）ランリスタの製造工程をその一例として
示している。まず、（ａ）図に示すように、Ｐ型のシリ
コン基板２１上の拡散層およびＭＯＳ ）ランジスタ形
成予定領域上に選択的５− に８１３Ｎ４２２をデポし、この８１３Ｎ４２２をマス
クにしてシリコン基板２１の表面を酸化し、約１μｍの
フィールド酸化膜２３を形成する。その後、５１３Ｎ４
２２をケミカルドライエツチングによって除去し、高温
の酸化雰囲気中にさらして約７００Ｘの薄いダート酸化
膜２４を形成する。
する。第２図（ａ）〜第２図（ｄ）はそれぞれＮチャネ
ル型ＭＯＳ、）ランリスタの製造工程をその一例として
示している。まず、（ａ）図に示すように、Ｐ型のシリ
コン基板２１上の拡散層およびＭＯＳ ）ランジスタ形
成予定領域上に選択的５− に８１３Ｎ４２２をデポし、この８１３Ｎ４２２をマス
クにしてシリコン基板２１の表面を酸化し、約１μｍの
フィールド酸化膜２３を形成する。その後、５１３Ｎ４
２２をケミカルドライエツチングによって除去し、高温
の酸化雰囲気中にさらして約７００Ｘの薄いダート酸化
膜２４を形成する。
この時、必要に応じてＥタイプおよびＤタイプ用のマス
クを用いてＭＯＳ ）ランリスタのチャネル領域に不純
物のイオン注入を行なう。
クを用いてＭＯＳ ）ランリスタのチャネル領域に不純
物のイオン注入を行なう。
次に、（ｂ）図に示すように、ダイレクトコンタクト部
Ａの薄い酸化膜２４を選択的に除去した後、ダート酸化
膜２４上およびフィールド酸化膜２３上に約４０００Ｘ
の厚さを有する第１ポリシリコン層（アンド−ブトポリ
シリコン）２５を形成し、とのプリシリコン層２５上に
約４００Ｘの厚さを有するＡＤＳ（Ａｓドープドポリシ
リコン）層（第２ポリシリコン層）２６を積層形成する
。上記積層形成したポリシリコン層２５およびＡＤＳ層
２層上６配線として使用されるため所定の抵抗値を有す
るように、ＡＤＳ層２層中６中６− 含まれる不純物の濃度および層厚を設定する。
Ａの薄い酸化膜２４を選択的に除去した後、ダート酸化
膜２４上およびフィールド酸化膜２３上に約４０００Ｘ
の厚さを有する第１ポリシリコン層（アンド−ブトポリ
シリコン）２５を形成し、とのプリシリコン層２５上に
約４００Ｘの厚さを有するＡＤＳ（Ａｓドープドポリシ
リコン）層（第２ポリシリコン層）２６を積層形成する
。上記積層形成したポリシリコン層２５およびＡＤＳ層
２層上６配線として使用されるため所定の抵抗値を有す
るように、ＡＤＳ層２層中６中６− 含まれる不純物の濃度および層厚を設定する。
ここでは、Ａｓの不純物濃度を１０２１ｃｍ−’、ＡＤ
Ｓ層２６の厚さを約４００Ｘに設定することによシ、約
３０Ω／口のシート抵抗値を得ている。また、更に低い
抵抗値に設定する必要がある場合には、ポリシリコン層
２５上にＡＤＳ層２６を形成後、高温の酸化雰囲気中に
てドライブ拡散を行なうとともに、このＡＤＳ層２６の
表面に形成された酸化膜を除去し、この上に更にＡＤＳ
層を積層形成すると良い。あるいは、アンド−ブトポリ
シリコン層２５中に予めイオンインプランテーションに
よシネ細物を注入し、この後、ＡＤＳ層２６を積層形成
しても抵抗値を下げることができる。次に、上記のよう
に形成した半導体基体上にフォトレジストを塗布し、Ｐ
ＥＰにより上記積層膜をパターニングして選択的に除去
する。
Ｓ層２６の厚さを約４００Ｘに設定することによシ、約
３０Ω／口のシート抵抗値を得ている。また、更に低い
抵抗値に設定する必要がある場合には、ポリシリコン層
２５上にＡＤＳ層２６を形成後、高温の酸化雰囲気中に
てドライブ拡散を行なうとともに、このＡＤＳ層２６の
表面に形成された酸化膜を除去し、この上に更にＡＤＳ
層を積層形成すると良い。あるいは、アンド−ブトポリ
シリコン層２５中に予めイオンインプランテーションに
よシネ細物を注入し、この後、ＡＤＳ層２６を積層形成
しても抵抗値を下げることができる。次に、上記のよう
に形成した半導体基体上にフォトレジストを塗布し、Ｐ
ＥＰにより上記積層膜をパターニングして選択的に除去
する。
次に、（Ｃ）図に示すように、上記ポリシリコン層２５
とＡＤＳ層２６との積層膜をマスクにして薄い酸化膜２
４にエツチングを施して選択的に除去し、シリコン基板
１１中にＡ８をイオン注入して炉型の不純物拡散領域２
７１，２７２を形成する。上記拡散領域２７１ ｒ ２
７．２はＭＯＳ トランジスタのドレイン、ンースおよ
び拡散配線となる。このとき、ダイレクトコンタクト部
Ａのポリシリコン層２５下には、その層２５からＡｓが
拡散されＮ＋型不純物領域２８が形成される。
とＡＤＳ層２６との積層膜をマスクにして薄い酸化膜２
４にエツチングを施して選択的に除去し、シリコン基板
１１中にＡ８をイオン注入して炉型の不純物拡散領域２
７１，２７２を形成する。上記拡散領域２７１ ｒ ２
７．２はＭＯＳ トランジスタのドレイン、ンースおよ
び拡散配線となる。このとき、ダイレクトコンタクト部
Ａのポリシリコン層２５下には、その層２５からＡｓが
拡散されＮ＋型不純物領域２８が形成される。
上記ソースとして働く拡散領域２７！は、ダイレクトコ
ンタクト部Ａのポリシリコン層２５下の領域２８と一部
重畳形成され、ポリシリコン層２５とＡＤＳ層２６との
積層膜と電気的に接続される。なお、拡散領域２７１，
２７．の形成時における熱工程において、ＡＤＳ層２６
０Ａ８がポリシリコン層２５内および半導体基体内に拡
散されるが、Ａｓは拡散係数が小さいため、半導体基体
内に達するまで深く浸透して拡散されることはない。
ンタクト部Ａのポリシリコン層２５下の領域２８と一部
重畳形成され、ポリシリコン層２５とＡＤＳ層２６との
積層膜と電気的に接続される。なお、拡散領域２７１，
２７．の形成時における熱工程において、ＡＤＳ層２６
０Ａ８がポリシリコン層２５内および半導体基体内に拡
散されるが、Ａｓは拡散係数が小さいため、半導体基体
内に達するまで深く浸透して拡散されることはない。
次に、（ｄ）図に示すように、上記半導体基体上に絶縁
層２９を形成し、ＰＥＰを用いてコンタクトホール３０
を形成した後、アルミ配線３１を選択的に形成する。
層２９を形成し、ＰＥＰを用いてコンタクトホール３０
を形成した後、アルミ配線３１を選択的に形成する。
このような構成によれば、ダイレクトコンタクト部に不
純物が拡散されてＭＯＳ）ランリスタ等の周辺に形成さ
れた素子に影響を与えることはないので、ダイレクトコ
ンタクト部とその周辺の素子との間隔をＰＥＰあるいは
エツチングで形成できる限界の距離まで微細化できる。
純物が拡散されてＭＯＳ）ランリスタ等の周辺に形成さ
れた素子に影響を与えることはないので、ダイレクトコ
ンタクト部とその周辺の素子との間隔をＰＥＰあるいは
エツチングで形成できる限界の距離まで微細化できる。
従って、他の領域と同様に、パターンを一率に縮小して
高集積化を図れる。
高集積化を図れる。
以上説明したようにこの発明によれば、ダイレクトコン
タクト部を有する半導体装置において、素子の特性を低
下させることなく高集積化が可能な半導体装置が得られ
る。
タクト部を有する半導体装置において、素子の特性を低
下させることなく高集積化が可能な半導体装置が得られ
る。
第１図は従来の半導体装置を説明するための断面構成図
、第２図はこの発明の一実施例に係る半導体装置の製造
工程を説明するための断面構成図である。 ２１・・・シリコン基板、２５・・・ポリシリコン層（
第１ポリシリコン層）、２６・・・ＡＤＳ層（第２９− ポリシリコン層）、２７１．２７２・・・不純物拡散層
、Ａ・・・ダイレクトコンタクト部。 出願人代理人 弁理士 鈴 江 武 彦 。 １０−
、第２図はこの発明の一実施例に係る半導体装置の製造
工程を説明するための断面構成図である。 ２１・・・シリコン基板、２５・・・ポリシリコン層（
第１ポリシリコン層）、２６・・・ＡＤＳ層（第２９− ポリシリコン層）、２７１．２７２・・・不純物拡散層
、Ａ・・・ダイレクトコンタクト部。 出願人代理人 弁理士 鈴 江 武 彦 。 １０−
Claims (1)
- シリコンゲート構造を有する半導体装置において、半導
体基体中に形成される不純物拡散領域と、この拡散領域
に被着形成される第１ポリシリコン層と、この第１ポリ
シリコン層上に積層形成され砒素がドープされた第２ポ
リシリコン層とから成るダイレクトコンタクト部を具備
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21904883A JPS60111471A (ja) | 1983-11-21 | 1983-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21904883A JPS60111471A (ja) | 1983-11-21 | 1983-11-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60111471A true JPS60111471A (ja) | 1985-06-17 |
Family
ID=16729439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21904883A Pending JPS60111471A (ja) | 1983-11-21 | 1983-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412237A (en) * | 1992-03-12 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved element isolation and operation rate |
-
1983
- 1983-11-21 JP JP21904883A patent/JPS60111471A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412237A (en) * | 1992-03-12 | 1995-05-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved element isolation and operation rate |
| US5652168A (en) * | 1992-03-12 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Method of forming a semiconductor device having a capacitor with improved element isolation and operation rate |
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