JPH0574803A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0574803A JPH0574803A JP4017754A JP1775492A JPH0574803A JP H0574803 A JPH0574803 A JP H0574803A JP 4017754 A JP4017754 A JP 4017754A JP 1775492 A JP1775492 A JP 1775492A JP H0574803 A JPH0574803 A JP H0574803A
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Abstract
(57)【要約】 (修正有)
【目的】 側壁を有するゲート電極部をマスクとして、
Si基板上に拡散領域を形成してなるLDD構造のMO
Sデバイスの製造方法、特にSi基板の結晶欠陥を減少
させる方法を提供する。 【構成】 Si基板1上にSiO2膜2を介してゲート
電極3を設け、Si基板とゲート電極の全面に熱酸化法
でSiO2膜4とポリSi層5またはアモルファスSi
層5′を順次堆積させ、ゲート電極3の側面にSiO2
の側壁6を設け、As+イオン注入7し側壁6をHF処
理で除去した後中温熱処理を行い拡散層を形成する。次
にCCl4を用いてRIE法でポリSi層またはa−S
i層を除き、層間絶縁膜PBSGを積層して高温熱処理
し層間絶縁膜を平坦化した後、コンタクト孔を形成し金
属配線をして半導体装置を製造する。
Si基板上に拡散領域を形成してなるLDD構造のMO
Sデバイスの製造方法、特にSi基板の結晶欠陥を減少
させる方法を提供する。 【構成】 Si基板1上にSiO2膜2を介してゲート
電極3を設け、Si基板とゲート電極の全面に熱酸化法
でSiO2膜4とポリSi層5またはアモルファスSi
層5′を順次堆積させ、ゲート電極3の側面にSiO2
の側壁6を設け、As+イオン注入7し側壁6をHF処
理で除去した後中温熱処理を行い拡散層を形成する。次
にCCl4を用いてRIE法でポリSi層またはa−S
i層を除き、層間絶縁膜PBSGを積層して高温熱処理
し層間絶縁膜を平坦化した後、コンタクト孔を形成し金
属配線をして半導体装置を製造する。
Description
【0001】
【産業上の利用分野】この発明は半導体装置の製造方法
に関する。さらに詳しくはサイドウオールを有するゲー
ト電極部をマスクとしてシリコン基板上に拡散領域を形
成してなる、いわゆるLDD構造のMOSデバイスの製
造方法であって、特にSi基板の結晶欠陥を減少させる
方法に関する。
に関する。さらに詳しくはサイドウオールを有するゲー
ト電極部をマスクとしてシリコン基板上に拡散領域を形
成してなる、いわゆるLDD構造のMOSデバイスの製
造方法であって、特にSi基板の結晶欠陥を減少させる
方法に関する。
【0002】
【従来の技術及び課題】従来用いられているLDD構造
のMOSデバイスの製造法を図2で説明する。すなわ
ち、まず常法によってSi基板11の上にSiO2 膜1
2を介してゲート電極13を形成する(図2(a)参
照)。次に、Si基板11とゲート電極13の全面にC
VD法によるSiO2 膜を積層し、次いで反応性イオン
エッチング法(RIE法)とHFクリーニング法でゲー
ト上面にSiO2 を残してエッチングしてサイドウオー
ル14を形成する(図2(b))。この時、Si基板上
にも100〜400Å程度のSiO2 膜14aが残って
いる。次に上記ゲート電極とサイドウオールをマスクと
してイオン注入15を行い(図2(c)参照)、次に高
温熱処理が行われ、Si基板に拡散領域が形成される。
しかしこの方法ではSiO2 膜中の酸素が注入イオンと
ともにSi基板中に打込まれてSi基板の結晶欠陥16
が固定され、その後、高温熱処理を行っても結晶欠陥は
消えない。また上記のサイドウオール形成時のRIE法
とHFクリーニング法による残膜14aの厚みのばらつ
きが大きいので欠陥密度が大きくなる。このような結晶
欠陥によって電気的リークが起こり、歩留りが低下す
る。
のMOSデバイスの製造法を図2で説明する。すなわ
ち、まず常法によってSi基板11の上にSiO2 膜1
2を介してゲート電極13を形成する(図2(a)参
照)。次に、Si基板11とゲート電極13の全面にC
VD法によるSiO2 膜を積層し、次いで反応性イオン
エッチング法(RIE法)とHFクリーニング法でゲー
ト上面にSiO2 を残してエッチングしてサイドウオー
ル14を形成する(図2(b))。この時、Si基板上
にも100〜400Å程度のSiO2 膜14aが残って
いる。次に上記ゲート電極とサイドウオールをマスクと
してイオン注入15を行い(図2(c)参照)、次に高
温熱処理が行われ、Si基板に拡散領域が形成される。
しかしこの方法ではSiO2 膜中の酸素が注入イオンと
ともにSi基板中に打込まれてSi基板の結晶欠陥16
が固定され、その後、高温熱処理を行っても結晶欠陥は
消えない。また上記のサイドウオール形成時のRIE法
とHFクリーニング法による残膜14aの厚みのばらつ
きが大きいので欠陥密度が大きくなる。このような結晶
欠陥によって電気的リークが起こり、歩留りが低下す
る。
【0003】
【課題を解決するための手段】この発明は上記の問題点
を改善するためになされたものであり、a)半導体のS
i基板上に絶縁膜を介してゲート電極を形成し、b)上
記のSi基板とゲート電極の全面に絶縁膜を形成し、さ
らにその上にポリシリコン層またはアモルファスシリコ
ン層を形成し、c)上記の絶縁膜と、ポリシリコン層ま
たはアモルファスシリコン層とで覆われた上記ゲート電
極の側壁にSiO2 のサイドウォールを形成し、次いで
イオン注入を行い、d)サイドウォールを除去した後、
中間温度熱処理を行い、次いで上記のポリシリコン層ま
たはアモルファスシリコン層を除去した後、層間絶縁膜
を積層して高温熱処理を行うことからなる半導体装置の
製造方法を提供するものである。
を改善するためになされたものであり、a)半導体のS
i基板上に絶縁膜を介してゲート電極を形成し、b)上
記のSi基板とゲート電極の全面に絶縁膜を形成し、さ
らにその上にポリシリコン層またはアモルファスシリコ
ン層を形成し、c)上記の絶縁膜と、ポリシリコン層ま
たはアモルファスシリコン層とで覆われた上記ゲート電
極の側壁にSiO2 のサイドウォールを形成し、次いで
イオン注入を行い、d)サイドウォールを除去した後、
中間温度熱処理を行い、次いで上記のポリシリコン層ま
たはアモルファスシリコン層を除去した後、層間絶縁膜
を積層して高温熱処理を行うことからなる半導体装置の
製造方法を提供するものである。
【0004】上記の本発明のa)〜b)の各工程はそれ
ぞれ公知の手段と装置を用いて行うことができる。a)
工程では、Si基板上に絶縁膜を介してゲート電極が形
成される。絶縁膜としては通常SiO2 膜が用いられ、
熱酸化法、CVD法などで形成される。ゲート電極はポ
リシリコン層のみ、またはこのポリシリコン層の上にN
SG(non-doped silicated glass)、BPSG(boron
-doped phosphosilicate glass)などの層を積層して構
成される。これらの層は、CVD法で形成することがで
きる。
ぞれ公知の手段と装置を用いて行うことができる。a)
工程では、Si基板上に絶縁膜を介してゲート電極が形
成される。絶縁膜としては通常SiO2 膜が用いられ、
熱酸化法、CVD法などで形成される。ゲート電極はポ
リシリコン層のみ、またはこのポリシリコン層の上にN
SG(non-doped silicated glass)、BPSG(boron
-doped phosphosilicate glass)などの層を積層して構
成される。これらの層は、CVD法で形成することがで
きる。
【0005】次のb)の工程では、まずa)工程でゲー
ト電極を形成したSi基板の全面に絶縁膜を形成した後
にポリシリコン層またはアモルファスシリコン層が形成
される。
ト電極を形成したSi基板の全面に絶縁膜を形成した後
にポリシリコン層またはアモルファスシリコン層が形成
される。
【0006】ここで絶縁膜としては(a)工程と同様の
SiO2 膜を用いることができるがSiN膜であっても
よい。この絶縁膜の厚みは50〜100Åが好ましい。
ポリシリコン層またはアモルファスシリコン層は低圧C
VD法で形成することができる。この際の原料としては
Si2 H6 、SiH4 、SiH2 Cl2 、SiCl4 な
どのケイ素化合物を利用できる。ポリシリコン層は一般
に600〜650℃のような高温で10〜50Paの圧
力下でのCVD法で形成できる。またアモルファスシリ
コン層は一般に450〜500℃のような低温で10〜
50Paの圧力下でのCVD法で形成できる。これらの
ポリシリコン層またはアモルファスシリコン層の膜厚は
約100〜200Åが好ましい。
SiO2 膜を用いることができるがSiN膜であっても
よい。この絶縁膜の厚みは50〜100Åが好ましい。
ポリシリコン層またはアモルファスシリコン層は低圧C
VD法で形成することができる。この際の原料としては
Si2 H6 、SiH4 、SiH2 Cl2 、SiCl4 な
どのケイ素化合物を利用できる。ポリシリコン層は一般
に600〜650℃のような高温で10〜50Paの圧
力下でのCVD法で形成できる。またアモルファスシリ
コン層は一般に450〜500℃のような低温で10〜
50Paの圧力下でのCVD法で形成できる。これらの
ポリシリコン層またはアモルファスシリコン層の膜厚は
約100〜200Åが好ましい。
【0007】次のc)工程においてサイドウオールが形
成される。サイドウオールは、まず低圧CVD法によっ
てSiO2 を全面的に積層し、次にエッチング法を利用
して形成される。エッチング法としてはドライエッチン
グ法が用いられるが、真空下CF4 ,C2F6、CHF3
などのフッ化炭素系気体の雰囲気下高周波電力を加えて
放電させ生成した陽イオン(例えばCF3 +など)による
RIE法を利用することができる。このRIE法の後に
例えばサイドウオールのエッジ部分をエッチングするH
F処理をしてもよい。次に、例えばAs+ 、P+ などの
イオンをSi基板に対して垂直方向に注入する。
成される。サイドウオールは、まず低圧CVD法によっ
てSiO2 を全面的に積層し、次にエッチング法を利用
して形成される。エッチング法としてはドライエッチン
グ法が用いられるが、真空下CF4 ,C2F6、CHF3
などのフッ化炭素系気体の雰囲気下高周波電力を加えて
放電させ生成した陽イオン(例えばCF3 +など)による
RIE法を利用することができる。このRIE法の後に
例えばサイドウオールのエッジ部分をエッチングするH
F処理をしてもよい。次に、例えばAs+ 、P+ などの
イオンをSi基板に対して垂直方向に注入する。
【0008】つぎのd)工程で、上記サイドウオールを
HFで除去してストレスフリーにする。次いで熱処理が
行われる。この熱処理は、Si基板に注入されたイオン
により拡散層を形成するためのものであり、一般に例え
ば800〜850℃の中間温度が適する。
HFで除去してストレスフリーにする。次いで熱処理が
行われる。この熱処理は、Si基板に注入されたイオン
により拡散層を形成するためのものであり、一般に例え
ば800〜850℃の中間温度が適する。
【0009】次に、上記のポリシリンコン層またはアモ
ルファスシリコン層をエッチング法で除去する。エッチ
ング法としてはドライエッチング法が用いられ、CCl
4、SF6ガスなどを用いる等方性の強いのRIEエッチ
ング法を利用できる。次に層間絶縁膜を全面に積層す
る。層間絶縁膜としてはまずNSG層を積層してさらに
BPSG層を積層してもよいがBPSG層だけでもよ
い。次に例えば約900〜950℃の高温熱処理を行っ
て層間絶縁膜を平坦化しかつ拡散層の形成を完成させ
る。
ルファスシリコン層をエッチング法で除去する。エッチ
ング法としてはドライエッチング法が用いられ、CCl
4、SF6ガスなどを用いる等方性の強いのRIEエッチ
ング法を利用できる。次に層間絶縁膜を全面に積層す
る。層間絶縁膜としてはまずNSG層を積層してさらに
BPSG層を積層してもよいがBPSG層だけでもよ
い。次に例えば約900〜950℃の高温熱処理を行っ
て層間絶縁膜を平坦化しかつ拡散層の形成を完成させ
る。
【0010】
【実施例】以下図に示す実施例によってこの発明を声明
するがこの発明を限定するものではない。
するがこの発明を限定するものではない。
【0011】実施例1 まず、図1(a)に示すように、まずSi基板1にCV
D法で形成されたSiO2 層を介してCVD法でポリシ
リコン層のゲート電極3を形成する。次にフッ酸処理を
行ってSi基板1上に残っている少量のSiO2 膜を除
去する。次に熱酸化法で、Si基板1とゲート電極3の
全面に約50〜100ÅのSiO2 膜4を形成させ、そ
の上に620℃にて20Paの圧力下、Si2H6を用い
るCVD法で約100〜200Åのポリシリコン層5を
積層する〔図1(b)〕。次にサイドウオール材料のS
iO2 をCVD法で堆積させ、CF4を用いるRIE法
でエッチングして、サイドウオール6を、前記SiO2
膜4とポリシリコン層5を有するゲート電極3の側面に
形成させる〔図1(c)〕。60〜80Kevの加速エ
ネルギーおよび5×1015のドーズ量で、As+ イオン
をゲート電極3、SiO2 膜4、ポリシリコン層5およ
びサイドウオール6をマスクとして注入する(矢印
7)。サイドウオールをフッ酸処理によって除去してス
トレスフリーにした後、800〜850℃で熱処理して
拡散層を形成させる。次にポリシリコン層5をCCl4
を用いるRIE法で除去する〔図1(d)〕。次いでB
PSGを常法によって全体に堆積させ、これを平坦化さ
せるために900〜950℃で熱処理し、次にコンタク
トホールを形成しメタル配線をして半導体装置が作製さ
れる。
D法で形成されたSiO2 層を介してCVD法でポリシ
リコン層のゲート電極3を形成する。次にフッ酸処理を
行ってSi基板1上に残っている少量のSiO2 膜を除
去する。次に熱酸化法で、Si基板1とゲート電極3の
全面に約50〜100ÅのSiO2 膜4を形成させ、そ
の上に620℃にて20Paの圧力下、Si2H6を用い
るCVD法で約100〜200Åのポリシリコン層5を
積層する〔図1(b)〕。次にサイドウオール材料のS
iO2 をCVD法で堆積させ、CF4を用いるRIE法
でエッチングして、サイドウオール6を、前記SiO2
膜4とポリシリコン層5を有するゲート電極3の側面に
形成させる〔図1(c)〕。60〜80Kevの加速エ
ネルギーおよび5×1015のドーズ量で、As+ イオン
をゲート電極3、SiO2 膜4、ポリシリコン層5およ
びサイドウオール6をマスクとして注入する(矢印
7)。サイドウオールをフッ酸処理によって除去してス
トレスフリーにした後、800〜850℃で熱処理して
拡散層を形成させる。次にポリシリコン層5をCCl4
を用いるRIE法で除去する〔図1(d)〕。次いでB
PSGを常法によって全体に堆積させ、これを平坦化さ
せるために900〜950℃で熱処理し、次にコンタク
トホールを形成しメタル配線をして半導体装置が作製さ
れる。
【0012】実施例2 まず、図1(a)に示すように、上記実施例1と同様に
してSi基板1にSiO2 膜を介してポリシリコン層の
ゲート電極3を形成する。次にフッ酸処理を行ってSi
基板1上に残っている少量のSiO2 膜を除去する。次
に熱酸化法で、Si基板1とゲート電極3の全面に約5
0〜100ÅのSiO2 膜4を形成させ、その上に46
0℃にて20Paの圧力下、Si2H6を用いるCVD法
で約100〜200Åのアモルファスシリコン層5’を
積層する〔図1(b)〕。次にサイドウオール材料のS
iO2 をCVD法で堆積させ、CF4を用いるRIE法
で(フッ酸処理を付加してもよい)、サイドウオール6
を、前記SiO2 膜4とアモルファスシリコン層5’を
有するゲート電極3の側面に形成させる〔図1
(c)〕。60〜80Kevの加速エネルギーおよび5
×1015のドーズ量で、As + イオンを、ゲート電極
3、SiO2 膜4、アモルファスシリコン層5’、サイ
ドウオール6をマスクとして注入する(矢印7)。サイ
ドウオールをフッ酸処理によって除去してストレスフリ
ーにした後、800〜850℃で熱処理して拡散層を形
成させる。次にアモルファスシリコン層5をCCl4を
用いるのRIE法で除去する〔図1(d)〕。次いでN
SGとBPSGとを順に常法によって全体に堆積させ、
平坦化させるために900〜950℃で熱処理し、次に
コンタクトホールを形成しメタル配線をして半導体装置
が作製される。
してSi基板1にSiO2 膜を介してポリシリコン層の
ゲート電極3を形成する。次にフッ酸処理を行ってSi
基板1上に残っている少量のSiO2 膜を除去する。次
に熱酸化法で、Si基板1とゲート電極3の全面に約5
0〜100ÅのSiO2 膜4を形成させ、その上に46
0℃にて20Paの圧力下、Si2H6を用いるCVD法
で約100〜200Åのアモルファスシリコン層5’を
積層する〔図1(b)〕。次にサイドウオール材料のS
iO2 をCVD法で堆積させ、CF4を用いるRIE法
で(フッ酸処理を付加してもよい)、サイドウオール6
を、前記SiO2 膜4とアモルファスシリコン層5’を
有するゲート電極3の側面に形成させる〔図1
(c)〕。60〜80Kevの加速エネルギーおよび5
×1015のドーズ量で、As + イオンを、ゲート電極
3、SiO2 膜4、アモルファスシリコン層5’、サイ
ドウオール6をマスクとして注入する(矢印7)。サイ
ドウオールをフッ酸処理によって除去してストレスフリ
ーにした後、800〜850℃で熱処理して拡散層を形
成させる。次にアモルファスシリコン層5をCCl4を
用いるのRIE法で除去する〔図1(d)〕。次いでN
SGとBPSGとを順に常法によって全体に堆積させ、
平坦化させるために900〜950℃で熱処理し、次に
コンタクトホールを形成しメタル配線をして半導体装置
が作製される。
【0013】
【発明の効果】この発明の方法によればSi基板上にS
iO2 膜とポリシリコン層またはアモルファスシリコン
層が積層されているので、イオン注入を行った際にSi
O2 膜中の酸素がSi基板に打込まれることが少ない。
したがって熱処理後に生成する拡散層の結晶欠陥が少な
い。しかも、上記のサイドウオール形成時のエッチング
はポリシリコン層またはアモルファスシリコン層で停止
されるので上記のSiO 2 膜とシリコン層の膜厚のばら
つきが小さい。したがって膜厚の制御が容易で拡散層の
欠陥密度が小さくなる。また特にアモルファスシリコン
層はイオン注入時の注入効率が、SiO2 膜と同程度で
あるためイオン注入のむらが生じないという利点があ
る。その結果、得られる半導体装置、リーク電流が低下
し、接合耐圧の低下を防ぐことができ、信頼性が高まり
歩留りが向上する。
iO2 膜とポリシリコン層またはアモルファスシリコン
層が積層されているので、イオン注入を行った際にSi
O2 膜中の酸素がSi基板に打込まれることが少ない。
したがって熱処理後に生成する拡散層の結晶欠陥が少な
い。しかも、上記のサイドウオール形成時のエッチング
はポリシリコン層またはアモルファスシリコン層で停止
されるので上記のSiO 2 膜とシリコン層の膜厚のばら
つきが小さい。したがって膜厚の制御が容易で拡散層の
欠陥密度が小さくなる。また特にアモルファスシリコン
層はイオン注入時の注入効率が、SiO2 膜と同程度で
あるためイオン注入のむらが生じないという利点があ
る。その結果、得られる半導体装置、リーク電流が低下
し、接合耐圧の低下を防ぐことができ、信頼性が高まり
歩留りが向上する。
【図1】この発明の製造方法を示す製造工程説明図であ
る。
る。
【図2】従来の製造方法を示す製造工程説明図である。
1 Si基板 2 SiO2 膜 3 ゲート電極 4 SiO2 膜 5 ポリシリコン層 5’ アモルファスシリコン層 6 サイドウオール 7 イオン注入
Claims (1)
- 【請求項1】 a)半導体のSi基板上に絶縁膜を介し
てゲート電極を形成し、b)上記のSi基板とゲート電
極の全面に絶縁膜を形成し、さらにその上にポリシリコ
ン層またはアモルファスシリコン層を形成し、c)上記
の絶縁膜と、ポリシリコン層またはアモルファスシリコ
ン層とで覆われた上記ゲート電極の側壁にSiO2 のサ
イドウォールを形成し、次いでイオン注入を行い、d)
サイドウォールを除去した後、中間温度熱処理を行い、
次いで上記のポリシリコン層またはアモルファスシリコ
ン層を除去した後、層間絶縁膜を積層して高温熱処理を
行うことからなる半導体装置の製造方法。
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JP3-37585 | 1991-05-27 | ||
JP12080591 | 1991-05-27 | ||
JP3-120805 | 1991-05-27 | ||
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---|---|
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JP2994128B2 JP2994128B2 (ja) | 1999-12-27 |
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US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
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KR100203131B1 (ko) * | 1996-06-24 | 1999-06-15 | 김영환 | 반도체 소자의 초저접합 형성방법 |
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US5702972A (en) * | 1997-01-27 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of fabricating MOSFET devices |
US6255183B1 (en) * | 1997-05-23 | 2001-07-03 | U.S. Phillips Corporation | Manufacture of a semiconductor device with a MOS transistor having an LDD structure using SiGe spacers |
US5915199A (en) * | 1998-06-04 | 1999-06-22 | Sharp Microelectronics Technology, Inc. | Method for manufacturing a CMOS self-aligned strapped interconnection |
EP1020920B1 (en) | 1999-01-11 | 2010-06-02 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a driver TFT and a pixel TFT on a common substrate |
KR100416607B1 (ko) * | 2001-10-19 | 2004-02-05 | 삼성전자주식회사 | 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
US20040147070A1 (en) * | 2003-01-24 | 2004-07-29 | National Chiao-Tung University | Ultra-shallow junction formation for nano MOS devices using amorphous-si capping layer |
US20050118802A1 (en) * | 2003-12-02 | 2005-06-02 | Chang-Sheng Tsao | Method for implementing poly pre-doping in deep sub-micron process |
US7553732B1 (en) | 2005-06-13 | 2009-06-30 | Advanced Micro Devices, Inc. | Integration scheme for constrained SEG growth on poly during raised S/D processing |
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Citations (2)
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JPS62120082A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体装置及びその製造方法 |
JPS63314868A (ja) * | 1987-10-03 | 1988-12-22 | Nec Corp | Mos半導体装置の製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0173953B1 (en) * | 1984-08-28 | 1991-07-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device having a gate electrode |
GB8820058D0 (en) * | 1988-08-24 | 1988-09-28 | Inmos Ltd | Mosfet & fabrication method |
-
1992
- 1992-02-03 JP JP4017754A patent/JP2994128B2/ja not_active Expired - Fee Related
- 1992-02-27 US US07/842,515 patent/US5183770A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS62120082A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体装置及びその製造方法 |
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Also Published As
Publication number | Publication date |
---|---|
JP2994128B2 (ja) | 1999-12-27 |
US5183770A (en) | 1993-02-02 |
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Date | Code | Title | Description |
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