JPH09260664A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09260664A JPH09260664A JP9610296A JP9610296A JPH09260664A JP H09260664 A JPH09260664 A JP H09260664A JP 9610296 A JP9610296 A JP 9610296A JP 9610296 A JP9610296 A JP 9610296A JP H09260664 A JPH09260664 A JP H09260664A
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- Japan
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- film
- insulating film
- oxide film
- etching
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Abstract
(57)【要約】
【課題】ゲート電極のキャップ絶縁膜が熱収縮しても、
良好な形状のサイドウォール絶縁膜を形成する。 【解決手段】異方性エッチングによりキャップ酸化膜4
をパターニングする際にポリシリコン膜3を一部エッチ
ング除去し、次に、ポリシリコン膜3に等方性エッチン
グを施し、その後、異方性エッチングによりポリシリコ
ン膜3をパターニングする。更に、ポリシリコン膜3の
側面を熱酸化し、ポリシリコン膜3とキャップ酸化膜4
との間に段差が無くなったところで、サイドウォール絶
縁膜8を形成する。
良好な形状のサイドウォール絶縁膜を形成する。 【解決手段】異方性エッチングによりキャップ酸化膜4
をパターニングする際にポリシリコン膜3を一部エッチ
ング除去し、次に、ポリシリコン膜3に等方性エッチン
グを施し、その後、異方性エッチングによりポリシリコ
ン膜3をパターニングする。更に、ポリシリコン膜3の
側面を熱酸化し、ポリシリコン膜3とキャップ酸化膜4
との間に段差が無くなったところで、サイドウォール絶
縁膜8を形成する。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、例えば、サイドウォールを有するゲート電極
構造の形成方法に適用して特に好適なものである。
法に関し、例えば、サイドウォールを有するゲート電極
構造の形成方法に適用して特に好適なものである。
【0002】
【従来の技術】図3に、サイドウォールを有する理想的
なゲート電極構造を示す。この構造を形成する従来の最
も一般的な方法は、まず、ゲート酸化膜102を形成し
たシリコン半導体基板101にポリシリコン膜103、
CVD酸化膜104を順次堆積した後、それらをゲート
電極形状にパターニングし、次に、ポリシリコン膜10
3側面からのリーク電流を低減するために、ポリシリコ
ン膜103の側面に熱酸化膜106を形成した後、全面
にCVD酸化膜108を堆積し、このCVD酸化膜10
8を異方性エッチングによりエッチバックしてサイドウ
ォール絶縁膜108を形成する。
なゲート電極構造を示す。この構造を形成する従来の最
も一般的な方法は、まず、ゲート酸化膜102を形成し
たシリコン半導体基板101にポリシリコン膜103、
CVD酸化膜104を順次堆積した後、それらをゲート
電極形状にパターニングし、次に、ポリシリコン膜10
3側面からのリーク電流を低減するために、ポリシリコ
ン膜103の側面に熱酸化膜106を形成した後、全面
にCVD酸化膜108を堆積し、このCVD酸化膜10
8を異方性エッチングによりエッチバックしてサイドウ
ォール絶縁膜108を形成する。
【0003】
【発明が解決しようとする課題】しかし、上述の製造方
法では、ポリシリコン膜103の側面に熱酸化膜106
を形成する際、前洗浄によるCVD酸化膜104の削
れ、熱酸化時の熱応力によるCVD酸化膜の収縮及びポ
リシリコン膜103の側面に熱酸化膜106が成長する
ことにより、実際には、図4に示すように、ポリシリコ
ン膜103とその上のCVD酸化膜104との間に段差
が生じていた。そして、この状態で、サイドウォール絶
縁膜108を形成すると、図示の如く、段差に対応する
Aの部分が局所的に薄くなり、例えば、このサイドウォ
ール絶縁膜108の上にDRAMメモリセルのキャパシ
タ下部電極109を形成したような場合、この部分での
リーク電流が増加するという問題があった。
法では、ポリシリコン膜103の側面に熱酸化膜106
を形成する際、前洗浄によるCVD酸化膜104の削
れ、熱酸化時の熱応力によるCVD酸化膜の収縮及びポ
リシリコン膜103の側面に熱酸化膜106が成長する
ことにより、実際には、図4に示すように、ポリシリコ
ン膜103とその上のCVD酸化膜104との間に段差
が生じていた。そして、この状態で、サイドウォール絶
縁膜108を形成すると、図示の如く、段差に対応する
Aの部分が局所的に薄くなり、例えば、このサイドウォ
ール絶縁膜108の上にDRAMメモリセルのキャパシ
タ下部電極109を形成したような場合、この部分での
リーク電流が増加するという問題があった。
【0004】そこで、本発明の目的は、サイドウォール
絶縁膜に局所的に薄い部分が形成されないようなゲート
電極構造を形成することが可能な半導体装置の製造方法
を提供することである。
絶縁膜に局所的に薄い部分が形成されないようなゲート
電極構造を形成することが可能な半導体装置の製造方法
を提供することである。
【0005】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、半導体基板の上に第
1の絶縁膜を介して第1の導電膜を形成する工程と、前
記第1の導電膜の上に第2の絶縁膜を形成する工程と、
異方性エッチングにより前記第2の絶縁膜を所定形状に
加工するとともに、前記第1の導電膜の一部をエッチン
グ除去する工程と、前記第1の導電膜を等方性エッチン
グする工程と、所定形状に加工された前記第2の絶縁膜
をマスクとして前記第1の導電膜を異方性エッチングす
る工程と、熱処理により前記第1の導電膜の側面に第3
の絶縁膜である熱酸化膜を形成する工程と、全面に第4
の絶縁膜を形成し、前記第4の絶縁膜を異方性エッチン
グして、所定形状に加工された前記第2の絶縁膜及び前
記熱酸化膜の形成された前記第1の導電膜の側面にサイ
ドウォール絶縁膜を形成する工程とを有する。
本発明の半導体装置の製造方法は、半導体基板の上に第
1の絶縁膜を介して第1の導電膜を形成する工程と、前
記第1の導電膜の上に第2の絶縁膜を形成する工程と、
異方性エッチングにより前記第2の絶縁膜を所定形状に
加工するとともに、前記第1の導電膜の一部をエッチン
グ除去する工程と、前記第1の導電膜を等方性エッチン
グする工程と、所定形状に加工された前記第2の絶縁膜
をマスクとして前記第1の導電膜を異方性エッチングす
る工程と、熱処理により前記第1の導電膜の側面に第3
の絶縁膜である熱酸化膜を形成する工程と、全面に第4
の絶縁膜を形成し、前記第4の絶縁膜を異方性エッチン
グして、所定形状に加工された前記第2の絶縁膜及び前
記熱酸化膜の形成された前記第1の導電膜の側面にサイ
ドウォール絶縁膜を形成する工程とを有する。
【0006】本発明の別の態様による半導体装置の製造
方法は、半導体基板の上に第1の絶縁膜を介して第1の
導電膜を形成する工程と、前記第1の導電膜の上に第2
の絶縁膜を形成する工程と、異方性エッチングにより前
記第2の絶縁膜を所定形状に加工する工程と、所定形状
に加工された前記第2の絶縁膜をマスクとして前記第1
の導電膜を異方性エッチングする工程と、前記第1の導
電膜を等方性エッチングする工程と、熱処理により前記
第1の導電膜の側面に第3の絶縁膜である熱酸化膜を形
成する工程と、全面に第4の絶縁膜を形成し、前記第4
の絶縁膜を異方性エッチングして、所定形状に加工され
た前記第2の絶縁膜及び前記熱酸化膜の形成された前記
第1の導電膜の側面にサイドウォール絶縁膜を形成する
工程とを有する。
方法は、半導体基板の上に第1の絶縁膜を介して第1の
導電膜を形成する工程と、前記第1の導電膜の上に第2
の絶縁膜を形成する工程と、異方性エッチングにより前
記第2の絶縁膜を所定形状に加工する工程と、所定形状
に加工された前記第2の絶縁膜をマスクとして前記第1
の導電膜を異方性エッチングする工程と、前記第1の導
電膜を等方性エッチングする工程と、熱処理により前記
第1の導電膜の側面に第3の絶縁膜である熱酸化膜を形
成する工程と、全面に第4の絶縁膜を形成し、前記第4
の絶縁膜を異方性エッチングして、所定形状に加工され
た前記第2の絶縁膜及び前記熱酸化膜の形成された前記
第1の導電膜の側面にサイドウォール絶縁膜を形成する
工程とを有する。
【0007】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【0008】まず、図1を参照して本発明の第1の実施
の形態を説明する。なお、図示の例は、ゲート長0.5
μmのゲート電極の形成方法に本発明を適用したもので
ある。
の形態を説明する。なお、図示の例は、ゲート長0.5
μmのゲート電極の形成方法に本発明を適用したもので
ある。
【0009】まず、図1(a)に示すように、MOSト
ランジスタのゲート酸化膜2を形成したシリコン半導体
基板1上に、CVD技術により、温度580℃で不純物
をドープしたポリシリコン膜3を2000Åの厚さに堆
積させ、更に、このポリシリコン膜3の上に、やはりC
VD技術により、温度675℃でCVDシリコン酸化膜
4を2500Åの厚さに堆積させる。
ランジスタのゲート酸化膜2を形成したシリコン半導体
基板1上に、CVD技術により、温度580℃で不純物
をドープしたポリシリコン膜3を2000Åの厚さに堆
積させ、更に、このポリシリコン膜3の上に、やはりC
VD技術により、温度675℃でCVDシリコン酸化膜
4を2500Åの厚さに堆積させる。
【0010】次に、図1(b)に示すように、フォトレ
ジスト5をマスクとして異方性エッチングを行い、CV
Dシリコン酸化膜4をゲート電極パターンに加工すると
ともに、意図的にオーバーエッチングを行い、図示の如
く、ポリシリコン膜3の一部を除去する。この異方性エ
ッチングは、例えば、平行平板型のエッチングチャンバ
ーを用い、雰囲気CF4 /CHF3 /Ar=60/60
/800sccm、圧力500mTorr、パワー750W
の条件で行う。この時、ポリシリコン膜3の一部をオー
バーエッチングにより除去しておくことで、後の等方性
エッチングのエッチング量制御が容易になる。
ジスト5をマスクとして異方性エッチングを行い、CV
Dシリコン酸化膜4をゲート電極パターンに加工すると
ともに、意図的にオーバーエッチングを行い、図示の如
く、ポリシリコン膜3の一部を除去する。この異方性エ
ッチングは、例えば、平行平板型のエッチングチャンバ
ーを用い、雰囲気CF4 /CHF3 /Ar=60/60
/800sccm、圧力500mTorr、パワー750W
の条件で行う。この時、ポリシリコン膜3の一部をオー
バーエッチングにより除去しておくことで、後の等方性
エッチングのエッチング量制御が容易になる。
【0011】次に、図1(c)に示すように、フォトレ
ジスト5を除去した後、ポリシリコン膜3に等方性エッ
チングを施す。この等方性エッチングは、例えば、平行
平板型のエッチングチャンバーを用い、雰囲気SF6 =
50sccm、圧力400mTorr、パワー200Wの条
件で行い、図示の如く、パターニングされたCVDシリ
コン酸化膜4のエッジ部からポリシリコン膜3が横方向
にa=250Å程度削れるまで行う。
ジスト5を除去した後、ポリシリコン膜3に等方性エッ
チングを施す。この等方性エッチングは、例えば、平行
平板型のエッチングチャンバーを用い、雰囲気SF6 =
50sccm、圧力400mTorr、パワー200Wの条
件で行い、図示の如く、パターニングされたCVDシリ
コン酸化膜4のエッジ部からポリシリコン膜3が横方向
にa=250Å程度削れるまで行う。
【0012】次に、図1(d)に示すように、CVDシ
リコン酸化膜4をマスクとしてポリシリコン膜3を異方
性エッチングし、ポリシリコン膜3をゲート電極形状に
加工する。この異方性エッチングは、例えば、平行平板
型のエッチングチャンバーを用い、雰囲気He/HBr
/Cl2 =400/15/200sccm、圧力425
mTorr、パワー225Wの条件で行う。
リコン酸化膜4をマスクとしてポリシリコン膜3を異方
性エッチングし、ポリシリコン膜3をゲート電極形状に
加工する。この異方性エッチングは、例えば、平行平板
型のエッチングチャンバーを用い、雰囲気He/HBr
/Cl2 =400/15/200sccm、圧力425
mTorr、パワー225Wの条件で行う。
【0013】次に、図1(e)に示すように、拡散炉を
用い、800〜900℃、O2 雰囲気中で30分間の熱
処理を行い、ポリシリコン膜3の側面を熱酸化する。こ
れにより、ポリシリコン膜3の側面には、約90Åのポ
リシリコンを消費して約200Å厚の熱酸化膜6が形成
される。同時に、CVDシリコン酸化膜4は、熱応力に
より、縦及び横方向に収縮し、横方向にはb=140Å
程度収縮する。そして、これにより、図示の如く、ポリ
シリコン膜3の上面の幅とCVDシリコン酸化膜4とが
ほぼ整合する。熱酸化後、イオン注入法により、リン等
の不純物をシリコン半導体基板1表面に導入し、低濃度
の不純物拡散層9をゲート電極3の両側のシリコン半導
体基板1に形成する。
用い、800〜900℃、O2 雰囲気中で30分間の熱
処理を行い、ポリシリコン膜3の側面を熱酸化する。こ
れにより、ポリシリコン膜3の側面には、約90Åのポ
リシリコンを消費して約200Å厚の熱酸化膜6が形成
される。同時に、CVDシリコン酸化膜4は、熱応力に
より、縦及び横方向に収縮し、横方向にはb=140Å
程度収縮する。そして、これにより、図示の如く、ポリ
シリコン膜3の上面の幅とCVDシリコン酸化膜4とが
ほぼ整合する。熱酸化後、イオン注入法により、リン等
の不純物をシリコン半導体基板1表面に導入し、低濃度
の不純物拡散層9をゲート電極3の両側のシリコン半導
体基板1に形成する。
【0014】次に、図1(f)に示すように、CVD技
術により、全面に2000Å厚のCVDシリコン酸化膜
7を堆積した後、このCVDシリコン酸化膜7に異方性
ドライエッチングによるエッチバックを施し、図1
(g)に示すように、CVDシリコン酸化膜4及び熱酸
化膜6が形成されたポリシリコン膜3の側面にサイドウ
ォール絶縁膜8を形成する。サイドウォール絶縁膜8形
成後、イオン注入法により、ヒ素等の不純物をシリコン
半導体基板1表面に導入し、高濃度の不純物拡散層10
をゲート電極3の両側のシリコン半導体基板1に形成す
る。
術により、全面に2000Å厚のCVDシリコン酸化膜
7を堆積した後、このCVDシリコン酸化膜7に異方性
ドライエッチングによるエッチバックを施し、図1
(g)に示すように、CVDシリコン酸化膜4及び熱酸
化膜6が形成されたポリシリコン膜3の側面にサイドウ
ォール絶縁膜8を形成する。サイドウォール絶縁膜8形
成後、イオン注入法により、ヒ素等の不純物をシリコン
半導体基板1表面に導入し、高濃度の不純物拡散層10
をゲート電極3の両側のシリコン半導体基板1に形成す
る。
【0015】以上に説明した製造方法によれば、異方性
エッチングによりサイドウォール絶縁膜8を形成する
際、ポリシリコン膜3とその上のCVDシリコン酸化膜
4との間に実質的に段差が存在しないので、図示の如
く、サイドウォール絶縁膜8に局所的に膜厚の薄い箇所
が形成されない。従って、このサイドウォール絶縁膜8
からのリーク電流を低減することができる。
エッチングによりサイドウォール絶縁膜8を形成する
際、ポリシリコン膜3とその上のCVDシリコン酸化膜
4との間に実質的に段差が存在しないので、図示の如
く、サイドウォール絶縁膜8に局所的に膜厚の薄い箇所
が形成されない。従って、このサイドウォール絶縁膜8
からのリーク電流を低減することができる。
【0016】次に、図2を参照して本発明の第2の実施
の形態を説明する。なお、この例も、ゲート長0.5μ
mのゲート電極の形成方法に本発明を適用したものであ
る。
の形態を説明する。なお、この例も、ゲート長0.5μ
mのゲート電極の形成方法に本発明を適用したものであ
る。
【0017】まず、図2(a)に示すように、MOSト
ランジスタのゲート酸化膜12を形成したシリコン半導
体基板11上に、CVD技術により、温度580℃で不
純物をドープしたポリシリコン膜13を2000Åの厚
さに堆積させ、更に、このポリシリコン膜13の上に、
やはりCVD技術により、温度675℃でCVDシリコ
ン酸化膜14を2500Åの厚さに堆積させる。
ランジスタのゲート酸化膜12を形成したシリコン半導
体基板11上に、CVD技術により、温度580℃で不
純物をドープしたポリシリコン膜13を2000Åの厚
さに堆積させ、更に、このポリシリコン膜13の上に、
やはりCVD技術により、温度675℃でCVDシリコ
ン酸化膜14を2500Åの厚さに堆積させる。
【0018】次に、図2(b)に示すように、フォトレ
ジスト15をマスクとして異方性エッチングを行い、C
VDシリコン酸化膜14をゲート電極パターンに加工す
る。この時、図示の如く、オーバーエッチングを行って
ポリシリコン膜13の一部を除去しても良いが、本実施
の形態では必ずしもその必要は無い。この異方性エッチ
ングは、例えば、平行平板型のエッチングチャンバーを
用い、雰囲気CF4 /CHF3 /Ar=60/60/8
00sccm、圧力500mTorr、パワー750Wの条
件で行う。
ジスト15をマスクとして異方性エッチングを行い、C
VDシリコン酸化膜14をゲート電極パターンに加工す
る。この時、図示の如く、オーバーエッチングを行って
ポリシリコン膜13の一部を除去しても良いが、本実施
の形態では必ずしもその必要は無い。この異方性エッチ
ングは、例えば、平行平板型のエッチングチャンバーを
用い、雰囲気CF4 /CHF3 /Ar=60/60/8
00sccm、圧力500mTorr、パワー750Wの条
件で行う。
【0019】次に、図2(c)に示すように、フォトレ
ジスト15を除去した後、CVDシリコン酸化膜14を
マスクとしてポリシリコン膜13を異方性エッチング
し、ポリシリコン膜13をゲート電極形状に加工する。
この異方性エッチングは、例えば、平行平板型のエッチ
ングチャンバーを用い、雰囲気He/HBr/Cl2 =
400/15/200sccm、圧力425mTorr、パ
ワー225Wの条件で行う。
ジスト15を除去した後、CVDシリコン酸化膜14を
マスクとしてポリシリコン膜13を異方性エッチング
し、ポリシリコン膜13をゲート電極形状に加工する。
この異方性エッチングは、例えば、平行平板型のエッチ
ングチャンバーを用い、雰囲気He/HBr/Cl2 =
400/15/200sccm、圧力425mTorr、パ
ワー225Wの条件で行う。
【0020】次に、図2(d)に示すように、ポリシリ
コン膜13に等方性エッチングを施す。この等方性エッ
チングは、例えば、平行平板型のエッチングチャンバー
を用い、雰囲気SF6 =50sccm、圧力400mTo
rr、パワー200Wの条件で行い、図示の如く、パター
ニングされたCVDシリコン酸化膜14のエッジ部から
ポリシリコン膜13が横方向にc=250Å程度削れる
まで行う。
コン膜13に等方性エッチングを施す。この等方性エッ
チングは、例えば、平行平板型のエッチングチャンバー
を用い、雰囲気SF6 =50sccm、圧力400mTo
rr、パワー200Wの条件で行い、図示の如く、パター
ニングされたCVDシリコン酸化膜14のエッジ部から
ポリシリコン膜13が横方向にc=250Å程度削れる
まで行う。
【0021】次に、図2(e)に示すように、拡散炉を
用い、800〜900℃、O2 雰囲気中で30分間の熱
処理を行い、ポリシリコン膜13の側面を熱酸化する。
これにより、ポリシリコン膜13の側面には、約90Å
のポリシリコンを消費して約200Å厚の熱酸化膜16
が形成される。同時に、CVDシリコン酸化膜14は、
熱応力により、縦及び横方向に収縮し、横方向にはd=
140Å程度収縮する。そして、これにより、図示の如
く、熱酸化膜16を含んだポリシリコン膜13の上面の
幅とCVDシリコン酸化膜14とがほぼ整合する。熱酸
化後、イオン注入法により、リン等の不純物をシリコン
半導体基板11表面に導入し、低濃度の不純物拡散層1
9をゲート電極13の両側のシリコン半導体基板11に
形成する。
用い、800〜900℃、O2 雰囲気中で30分間の熱
処理を行い、ポリシリコン膜13の側面を熱酸化する。
これにより、ポリシリコン膜13の側面には、約90Å
のポリシリコンを消費して約200Å厚の熱酸化膜16
が形成される。同時に、CVDシリコン酸化膜14は、
熱応力により、縦及び横方向に収縮し、横方向にはd=
140Å程度収縮する。そして、これにより、図示の如
く、熱酸化膜16を含んだポリシリコン膜13の上面の
幅とCVDシリコン酸化膜14とがほぼ整合する。熱酸
化後、イオン注入法により、リン等の不純物をシリコン
半導体基板11表面に導入し、低濃度の不純物拡散層1
9をゲート電極13の両側のシリコン半導体基板11に
形成する。
【0022】次に、図2(f)に示すように、CVD技
術により、全面に2000Å厚のCVDシリコン酸化膜
17を堆積した後、このCVDシリコン酸化膜17に異
方性ドライエッチングによるエッチバックを施し、図2
(g)に示すように、CVDシリコン酸化膜14及び熱
酸化膜16が形成されたポリシリコン膜13の側面にサ
イドウォール絶縁膜18を形成する。サイドウォール絶
縁膜18形成後、イオン注入法により、ヒ素等の不純物
をシリコン半導体基板11表面に導入し、高濃度の不純
物拡散層20をゲート電極3の両側のシリコン半導体基
板11に形成する。
術により、全面に2000Å厚のCVDシリコン酸化膜
17を堆積した後、このCVDシリコン酸化膜17に異
方性ドライエッチングによるエッチバックを施し、図2
(g)に示すように、CVDシリコン酸化膜14及び熱
酸化膜16が形成されたポリシリコン膜13の側面にサ
イドウォール絶縁膜18を形成する。サイドウォール絶
縁膜18形成後、イオン注入法により、ヒ素等の不純物
をシリコン半導体基板11表面に導入し、高濃度の不純
物拡散層20をゲート電極3の両側のシリコン半導体基
板11に形成する。
【0023】以上に説明した製造方法によれば、異方性
エッチングによりサイドウォール絶縁膜18を形成する
際、熱酸化膜16を含んだポリシリコン膜13とその上
のCVDシリコン酸化膜14との間に殆ど段差が存在し
ないので、図示の如く、サイドウォール絶縁膜18に局
所的に膜厚の薄い箇所が形成されない。従って、このサ
イドウォール絶縁膜18からのリーク電流を低減するこ
とができる。
エッチングによりサイドウォール絶縁膜18を形成する
際、熱酸化膜16を含んだポリシリコン膜13とその上
のCVDシリコン酸化膜14との間に殆ど段差が存在し
ないので、図示の如く、サイドウォール絶縁膜18に局
所的に膜厚の薄い箇所が形成されない。従って、このサ
イドウォール絶縁膜18からのリーク電流を低減するこ
とができる。
【0024】以上、MOSトランジスタのゲート電極構
造の形成方法に本発明を適用した例を説明したが、本発
明はフィールドシールド素子分離構造の形成方法にも殆
ど同様にして適用が可能である。
造の形成方法に本発明を適用した例を説明したが、本発
明はフィールドシールド素子分離構造の形成方法にも殆
ど同様にして適用が可能である。
【0025】また、上述した第2の実施の形態におい
て、CVDシリコン酸化膜14として熱収縮率の高いT
EOS−O3 系のCVDシリコン酸化膜を用い、図2
(d)の工程におけるポリシリコン膜13の削れ量cを
大きくすれば、フォトリソグラフィ技術の解像度限界以
下のゲート長を有するMOSトランジスタを容易に実現
することができる。また、この手法をフィールドシール
ド素子分離構造に適用した場合には、フォトリソグラフ
ィ技術の解像度限界以下の素子分離幅を実現することが
できる。
て、CVDシリコン酸化膜14として熱収縮率の高いT
EOS−O3 系のCVDシリコン酸化膜を用い、図2
(d)の工程におけるポリシリコン膜13の削れ量cを
大きくすれば、フォトリソグラフィ技術の解像度限界以
下のゲート長を有するMOSトランジスタを容易に実現
することができる。また、この手法をフィールドシール
ド素子分離構造に適用した場合には、フォトリソグラフ
ィ技術の解像度限界以下の素子分離幅を実現することが
できる。
【0026】
【発明の効果】本発明によれば、MOSトランジスタや
フィールドシールド素子分離構造のゲート電極構造にお
けるサイドウォール絶縁膜を良好な形状に形成すること
ができ、サイドウォール絶縁膜に局所的に膜厚の薄い箇
所ができないので、サイドウォール絶縁膜からのリーク
電流を低減させることができ、その結果、半導体装置の
消費電力を低減させることができる。
フィールドシールド素子分離構造のゲート電極構造にお
けるサイドウォール絶縁膜を良好な形状に形成すること
ができ、サイドウォール絶縁膜に局所的に膜厚の薄い箇
所ができないので、サイドウォール絶縁膜からのリーク
電流を低減させることができ、その結果、半導体装置の
消費電力を低減させることができる。
【図1】本発明の第1の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図2】本発明の第2の実施の形態による半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図3】従来の理想的なゲート電極構造を示す断面図で
ある。
ある。
【図4】従来の実際のゲート電極構造を示す断面図であ
る。
る。
1、11 シリコン半導体基板 2、12 ゲート酸化膜 3、13 ポリシリコン膜 4、14 CVDシリコン酸化膜 5、15 フォトレジスト 6、16 熱酸化膜 7、17 CVDシリコン酸化膜 8、18 サイドウォール絶縁膜
Claims (2)
- 【請求項1】 半導体基板の上に第1の絶縁膜を介して
第1の導電膜を形成する工程と、 前記第1の導電膜の上に第2の絶縁膜を形成する工程
と、 異方性エッチングにより前記第2の絶縁膜を所定形状に
加工するとともに、前記第1の導電膜の一部をエッチン
グ除去する工程と、 前記第1の導電膜を等方性エッチングする工程と、 所定形状に加工された前記第2の絶縁膜をマスクとして
前記第1の導電膜を異方性エッチングする工程と、 熱処理により前記第1の導電膜の側面に第3の絶縁膜で
ある熱酸化膜を形成する工程と、 全面に第4の絶縁膜を形成し、前記第4の絶縁膜を異方
性エッチングして、所定形状に加工された前記第2の絶
縁膜及び前記熱酸化膜の形成された前記第1の導電膜の
側面にサイドウォール絶縁膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項2】 半導体基板の上に第1の絶縁膜を介して
第1の導電膜を形成する工程と、 前記第1の導電膜の上に第2の絶縁膜を形成する工程
と、 異方性エッチングにより前記第2の絶縁膜を所定形状に
加工する工程と、 所定形状に加工された前記第2の絶縁膜をマスクとして
前記第1の導電膜を異方性エッチングする工程と、 前記第1の導電膜を等方性エッチングする工程と、 熱処理により前記第1の導電膜の側面に第3の絶縁膜で
ある熱酸化膜を形成する工程と、 全面に第4の絶縁膜を形成し、前記第4の絶縁膜を異方
性エッチングして、所定形状に加工された前記第2の絶
縁膜及び前記熱酸化膜の形成された前記第1の導電膜の
側面にサイドウォール絶縁膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9610296A JPH09260664A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9610296A JPH09260664A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09260664A true JPH09260664A (ja) | 1997-10-03 |
Family
ID=14156034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9610296A Withdrawn JPH09260664A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09260664A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11121450A (ja) * | 1997-10-17 | 1999-04-30 | Samsung Electron Co Ltd | 二重酸化膜の形成方法 |
KR100440782B1 (ko) * | 1999-06-28 | 2004-07-21 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 배선 형성방법 |
-
1996
- 1996-03-26 JP JP9610296A patent/JPH09260664A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11121450A (ja) * | 1997-10-17 | 1999-04-30 | Samsung Electron Co Ltd | 二重酸化膜の形成方法 |
KR100440782B1 (ko) * | 1999-06-28 | 2004-07-21 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 배선 형성방법 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |