JPH056899B2 - - Google Patents
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- Publication number
- JPH056899B2 JPH056899B2 JP60151543A JP15154385A JPH056899B2 JP H056899 B2 JPH056899 B2 JP H056899B2 JP 60151543 A JP60151543 A JP 60151543A JP 15154385 A JP15154385 A JP 15154385A JP H056899 B2 JPH056899 B2 JP H056899B2
- Authority
- JP
- Japan
- Prior art keywords
- key
- adapter
- address
- storage device
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Description
【発明の詳細な説明】
[概要]
メモリ・キー情報を送出および載せることので
きない、I/OアダプタおよびI/Oアダプタ・
バスを接続するチヤネル装置において、I/Oア
ダプタとメモリ間でデータ転送を行う際、チヤネ
ル装置においてメモリ・キー情報を付加すること
のできる手段を提供したもので、そのためチヤネ
ル装置内にキー情報を格納するキー・ストレージ
と周辺回路を備えた。
きない、I/OアダプタおよびI/Oアダプタ・
バスを接続するチヤネル装置において、I/Oア
ダプタとメモリ間でデータ転送を行う際、チヤネ
ル装置においてメモリ・キー情報を付加すること
のできる手段を提供したもので、そのためチヤネ
ル装置内にキー情報を格納するキー・ストレージ
と周辺回路を備えた。
[産業上の利用分野]
本発明は、情報処理システムにおけるデータ転
送に係わり、さらに特定すれば、メモリ・アクセ
ス情報の転送におけるキー情報の処理に関するも
のである。
送に係わり、さらに特定すれば、メモリ・アクセ
ス情報の転送におけるキー情報の処理に関するも
のである。
情報処理システムにおいては、メモリの内容を
保護するためキー情報を設けて、キー情報が一致
しなければアクセスを禁止することを行つている
システムがある。
保護するためキー情報を設けて、キー情報が一致
しなければアクセスを禁止することを行つている
システムがある。
本発明はキー情報を送出することが不可能な
I/OアダプタおよびI/Oアダプタ・バスから
のメモリ・アクセス時のキー情報付与方法に関す
るものである。
I/OアダプタおよびI/Oアダプタ・バスから
のメモリ・アクセス時のキー情報付与方法に関す
るものである。
[従来の技術]
従来、第3図のシステム構成図におけるチヤネ
ル装置#1に示すように、チヤネル装置6に入出
力装置または入出力制御装置5が直接接続される
通常のインタフエースの場合は、入出力装置また
は入出力制御装置5が主記憶装置(以下メモリと
略称す)2にアクセスする際には、メモリ・アド
レスをチヤネル自身が発生するため、メモリ・ア
クセスのためのキー情報はチヤネルがチヤネル・
アドレス語(CAW)フエツチ時に得られ、キー
情報を付加してアクセスしていた。
ル装置#1に示すように、チヤネル装置6に入出
力装置または入出力制御装置5が直接接続される
通常のインタフエースの場合は、入出力装置また
は入出力制御装置5が主記憶装置(以下メモリと
略称す)2にアクセスする際には、メモリ・アド
レスをチヤネル自身が発生するため、メモリ・ア
クセスのためのキー情報はチヤネルがチヤネル・
アドレス語(CAW)フエツチ時に得られ、キー
情報を付加してアクセスしていた。
[発明が解決しようとする問題点]
上記従来のチヤネル・インタフエースと異な
り、第3図のシステム構成図におけるチヤネル装
置#0に示すように、複数の入出力装置または入
出力制御装置5が接続され、チヤネル装置に似た
機能を持つI/Oアダプタ4の接続されたI/O
アダプタ・バスによつて、チヤネル装置3にイン
タフエースする方式が使用されるようになつてき
た。
り、第3図のシステム構成図におけるチヤネル装
置#0に示すように、複数の入出力装置または入
出力制御装置5が接続され、チヤネル装置に似た
機能を持つI/Oアダプタ4の接続されたI/O
アダプタ・バスによつて、チヤネル装置3にイン
タフエースする方式が使用されるようになつてき
た。
このようなI/Oアダプタ4には、中央処理装
置(以下CPUと略称す)1から直接、転送の指
示を与え、I/Oアダプタ4からは、I/Oアダ
プタ・バスにアドレスを載せて送出し、キー情報
を付加することはできないようになつている。
置(以下CPUと略称す)1から直接、転送の指
示を与え、I/Oアダプタ4からは、I/Oアダ
プタ・バスにアドレスを載せて送出し、キー情報
を付加することはできないようになつている。
本発明は、このようにキー情報を送出および載
せることのできない、I/OアダプタおよびI/
Oアダプタ・バスからのメモリ・アクセス時に、
キー情報を付加する手段を提供しようとするもの
である。
せることのできない、I/OアダプタおよびI/
Oアダプタ・バスからのメモリ・アクセス時に、
キー情報を付加する手段を提供しようとするもの
である。
[問題点を解決するための手段]
第1図は本発明のデータ転送方式の原理ブロツ
ク図を示す。
ク図を示す。
第1図において、1はCPU、2はメモリ
(MEM)であり、3はチヤネル装置である。
(MEM)であり、3はチヤネル装置である。
チヤネル装置3には、I/Oアダプタ・バスが
接続され、I/Oアダプタ・バスにはI/Oアダ
プタ4が接続されている。
接続され、I/Oアダプタ・バスにはI/Oアダ
プタ4が接続されている。
31はチヤネル装置3内に備えられ、複数のキ
ー・コードを格納しメモリ・アドレスにより書込
み、読出し可能なキー・ストレージである。印
はキー・ストレージ31より読み出されたキー情
報と前記I/Oアダプタ・バス上に載せられた主
記憶アドレスとを並べて送出する送出手段であ
る。
ー・コードを格納しメモリ・アドレスにより書込
み、読出し可能なキー・ストレージである。印
はキー・ストレージ31より読み出されたキー情
報と前記I/Oアダプタ・バス上に載せられた主
記憶アドレスとを並べて送出する送出手段であ
る。
I/Oアダプタ4とメモリ2間でデータ転送す
る際には、I/Oアダプタ・バス上のアドレスに
よつて、チヤネル装置3内のキー・ストレージ3
1にアクセスし、チヤネル装置3はI/Oアダプ
タ・バス上のアドレスに、キー・ストレージ31
から読み出されたキー・コードを付加して、シス
テム・バスを経由してメモリ2に送出する。
る際には、I/Oアダプタ・バス上のアドレスに
よつて、チヤネル装置3内のキー・ストレージ3
1にアクセスし、チヤネル装置3はI/Oアダプ
タ・バス上のアドレスに、キー・ストレージ31
から読み出されたキー・コードを付加して、シス
テム・バスを経由してメモリ2に送出する。
キー・ストレージ31は、例えば、メモリ2の
ページに相当する容量を持ち、データ転送起動時
に、CPU1からページ単位に、メモリ・アドレ
スに対応したキー・コードをセツトする。
ページに相当する容量を持ち、データ転送起動時
に、CPU1からページ単位に、メモリ・アドレ
スに対応したキー・コードをセツトする。
[作用]
上記の構成によつて、キー情報を送出および載
せることのできない、I/OアダプタおよびI/
Oアダプタ・バスからのメモリ・アクセスに対し
て、キー情報を付加して送出することが可能とな
る。
せることのできない、I/OアダプタおよびI/
Oアダプタ・バスからのメモリ・アクセスに対し
て、キー情報を付加して送出することが可能とな
る。
本発明は、このように、キー・コードを載せる
機能のあるシステム・バスに対し、キー・コード
を送出および載せる機能のない異なるバスを接続
した場合に、この異なつたバス配下の各種アダプ
タがメモリとデータ転送する場合に有効となるも
のである。
機能のあるシステム・バスに対し、キー・コード
を送出および載せる機能のない異なるバスを接続
した場合に、この異なつたバス配下の各種アダプ
タがメモリとデータ転送する場合に有効となるも
のである。
[実施例]
以下第2図に示す実施例により、本発明をさら
に具体的に説明する。
に具体的に説明する。
第2図は、本発明の実施例の要部回路図であつ
て、チヤネル装置内のキー情報関連部分を示す。
て、チヤネル装置内のキー情報関連部分を示す。
第2図において、31はメモリ・アドレスに対
応するキー・コードを格納するキー・ストレージ
であり、メモリにおけるページ単位(例えば
4KB)ごとに相当する容量を持つている。
応するキー・コードを格納するキー・ストレージ
であり、メモリにおけるページ単位(例えば
4KB)ごとに相当する容量を持つている。
32は、キー・ストレージ31にアクセスする
ためのキー・ストレージ・アドレス・レジスタで
あり、キー・ストレージ・アドレスはメモリ・ア
ドレスと同一の値を持つ。
ためのキー・ストレージ・アドレス・レジスタで
あり、キー・ストレージ・アドレスはメモリ・ア
ドレスと同一の値を持つ。
ただし、ページ内アドレスを示すメモリ・アド
レスの下位ビツトは無視される。
レスの下位ビツトは無視される。
33はメモリにアクセスするため、システム・
バスに送出するメモリ・アドレスを一時記憶する
メモリ・アドレス・レジスタであり、I/Oアダ
プタ・バス・アドレスがセツトされる。
バスに送出するメモリ・アドレスを一時記憶する
メモリ・アドレス・レジスタであり、I/Oアダ
プタ・バス・アドレスがセツトされる。
34はキー・ストレージ31から読み出された
キー・コードを一時記憶するキー・コード・レジ
スタであつて、メモリ・アドレス・レジスタ33
と並べられ、同一の制御によつて、システム・バ
スに送出される。
キー・コードを一時記憶するキー・コード・レジ
スタであつて、メモリ・アドレス・レジスタ33
と並べられ、同一の制御によつて、システム・バ
スに送出される。
データ転送起動時には、キー・ストレージ・ア
ドレス・レジスタ32に、CPUからアドレスを
セツトし、対応するキー・コードをキー・ストレ
ージ31に、ページ単位に、格納する。
ドレス・レジスタ32に、CPUからアドレスを
セツトし、対応するキー・コードをキー・ストレ
ージ31に、ページ単位に、格納する。
I/Oアダプタ・バス上に載せられたI/Oア
ダプタからのアドレスは、キー・ストレージ・ア
ドレス・レジスタ32に入れられ、キー・ストレ
ージ31を読み出す。
ダプタからのアドレスは、キー・ストレージ・ア
ドレス・レジスタ32に入れられ、キー・ストレ
ージ31を読み出す。
キー・ストレージ31から読み出されたキー・
コードは、キー・コード・レジスタ34に入れら
れ、メモリ・アドレス・レジスタ33に入れられ
たI/Oアダプタ・バス・アドレスとと共に、シ
ステム・バス経由でメモリへ送出される。
コードは、キー・コード・レジスタ34に入れら
れ、メモリ・アドレス・レジスタ33に入れられ
たI/Oアダプタ・バス・アドレスとと共に、シ
ステム・バス経由でメモリへ送出される。
[発明の効果]
以上説明のように本発明によれば、キー情報を
送出および載せることのできない、I/Oアダプ
タおよびI/Oアダプタ・バスからのメモリ・ア
クセスに対して、キー情報を付加して送出するこ
とが可能となり、システムの信頼性を向上するこ
とができ、その実用上の効果はきわめて大きい。
送出および載せることのできない、I/Oアダプ
タおよびI/Oアダプタ・バスからのメモリ・ア
クセスに対して、キー情報を付加して送出するこ
とが可能となり、システムの信頼性を向上するこ
とができ、その実用上の効果はきわめて大きい。
第1図は本発明の原理ブロツク図、第2図は本
発明の実施例の要部回路図、第3図はシステム構
成図である。 図面において、1はCPU,2はメモリ
(MEM)、3,6はチヤネル、4はI/Oアダプ
タ、5は入出力装置または入出力制御装置、31
はキー・ストレージ、32はキー・ストレージ・
アドレス・レジスタ、33はメモリ・アドレス・
レジスタ、34はキー・コード・レジスタ、をそ
れぞれ示す。
発明の実施例の要部回路図、第3図はシステム構
成図である。 図面において、1はCPU,2はメモリ
(MEM)、3,6はチヤネル、4はI/Oアダプ
タ、5は入出力装置または入出力制御装置、31
はキー・ストレージ、32はキー・ストレージ・
アドレス・レジスタ、33はメモリ・アドレス・
レジスタ、34はキー・コード・レジスタ、をそ
れぞれ示す。
Claims (1)
- 【特許請求の範囲】 1 システム・バスに接続する中央処理装置1、
主記憶装置2、チヤネル装置3、および該チヤネ
ル装置3に接続するI/Oアダプタ・バスに接続
され前記中央処理装置1から直接データ転送の指
示を与えられ前記主記憶装置2とデータ転送する
I/Oアダプタ4を含むデータ処理システムにお
いて、 該チヤネル装置3内に複数のキー情報を格納し
主記憶装置アドレスによつてアクセスし書込み、
読出し可能なキー・ストレージ31と、 該キー・ストレージ31より読み出されたキー
情報と前記I/Oアダプタ・バス上に載せられた
主記憶装置アドレスとを並べて送出する送出手段
とを備え、 前記I/Oアダプタ4と前記主記憶装置2間の
データ転送に際し、前記チヤネル装置3は、 前記I/Oアダプタ・バス上に主記憶装置アド
レスが載せられたことにより、自動的に前記キ
ー・ストレージ31からキー情報を読み出し、該
主記憶装置アドレスに付加して前記主記憶装置2
に送出するよう構成したことを特徴とするデータ
転送方式。 2 上記記載におけるキー・ストレージ31は、
データ転送起動時に、中央処理装置1より、必要
とする領域の主記憶装置アドレスに対応したキー
情報を設定するよう構成したことを特徴とする特
許請求の範囲第1項記載のデータ転送方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15154385A JPS6211952A (ja) | 1985-07-10 | 1985-07-10 | デ−タ転送方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15154385A JPS6211952A (ja) | 1985-07-10 | 1985-07-10 | デ−タ転送方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6211952A JPS6211952A (ja) | 1987-01-20 |
JPH056899B2 true JPH056899B2 (ja) | 1993-01-27 |
Family
ID=15520809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15154385A Granted JPS6211952A (ja) | 1985-07-10 | 1985-07-10 | デ−タ転送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6211952A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5374852A (en) * | 1976-12-15 | 1978-07-03 | Sanyo Electric Co Ltd | Designation system for subchannel address |
JPS58168133A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | チヤネル動的アドレス変換方式 |
-
1985
- 1985-07-10 JP JP15154385A patent/JPS6211952A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5374852A (en) * | 1976-12-15 | 1978-07-03 | Sanyo Electric Co Ltd | Designation system for subchannel address |
JPS58168133A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | チヤネル動的アドレス変換方式 |
Also Published As
Publication number | Publication date |
---|---|
JPS6211952A (ja) | 1987-01-20 |
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