JPS60169966A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60169966A JPS60169966A JP2436984A JP2436984A JPS60169966A JP S60169966 A JPS60169966 A JP S60169966A JP 2436984 A JP2436984 A JP 2436984A JP 2436984 A JP2436984 A JP 2436984A JP S60169966 A JPS60169966 A JP S60169966A
- Authority
- JP
- Japan
- Prior art keywords
- data
- area
- memory
- discrimination
- storing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、共有メモリを介して2つの処理装置間で情
報をやりとシするデータ処理装置に関するものである。
報をやりとシするデータ処理装置に関するものである。
従来、この種の装置として第1図に示すものがめった。
図において、1,2は中央処理装置(CPU)、6)1
cPUl、2が共有する2ポートメモリ、41はCPU
1.6を結ぶバス、42はCPU2と2ボートメモリ3
を結ぶバスである。2ポートメモリ3は、M2図のよう
にエリアXI −Xt・・・為から構成され、Nは授受
する即ち会話するデータの数で必る。
cPUl、2が共有する2ポートメモリ、41はCPU
1.6を結ぶバス、42はCPU2と2ボートメモリ3
を結ぶバスである。2ポートメモリ3は、M2図のよう
にエリアXI −Xt・・・為から構成され、Nは授受
する即ち会話するデータの数で必る。
次に、動作について説明する。CPU1.CPU2は会
話するデータに応じて2ボートメモリ6の指定されたエ
リア(X+−XJ・・・Xn)のデータを、バス41.
42を通じてアクセスする。例えばCPUIからCPU
2ヘデータを送る場合、CPU1はバス41を通じ2ポ
ートメそり6のエリアXiにデータを書き込む。次に、
CPU2はバス42を通じ、エリアXiのデータを該当
エリアから読み出す。CPU2からCPU1への場合も
同様となる。
話するデータに応じて2ボートメモリ6の指定されたエ
リア(X+−XJ・・・Xn)のデータを、バス41.
42を通じてアクセスする。例えばCPUIからCPU
2ヘデータを送る場合、CPU1はバス41を通じ2ポ
ートメそり6のエリアXiにデータを書き込む。次に、
CPU2はバス42を通じ、エリアXiのデータを該当
エリアから読み出す。CPU2からCPU1への場合も
同様となる。
従来の装置は、以上のように構成されているので、共有
する2ボートメモリには会話するデータの数だけエリア
が必要なため、多種のデータのやりとりが必要な場合に
多くのエリアを必要とし、また会話するデータの種類が
増えるに従ってエリアの増設も必要となるなどの欠点が
めった。
する2ボートメモリには会話するデータの数だけエリア
が必要なため、多種のデータのやりとりが必要な場合に
多くのエリアを必要とし、また会話するデータの種類が
増えるに従ってエリアの増設も必要となるなどの欠点が
めった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、会話するデータのエリアを共通
に設けると共に、データの識別を示すコードを格納する
エリアを別途に設け、それらのエリアを対にして情報の
授受を行なうことKより、共有するメモリエリアを少な
くでき、データの追加に対してもメモリの追加が不要に
できるデータ処理装置を提供することを目的としている
。
ためになされたもので、会話するデータのエリアを共通
に設けると共に、データの識別を示すコードを格納する
エリアを別途に設け、それらのエリアを対にして情報の
授受を行なうことKより、共有するメモリエリアを少な
くでき、データの追加に対してもメモリの追加が不要に
できるデータ処理装置を提供することを目的としている
。
以下、この発明の一実施例を図について説明する。全体
の構成を示すブロックは第1図と同一である。この発明
による2ボートメモリ6の構成を第8図に示す。2ボー
トメモリ6は、データを格納するエリアDAと、そのデ
ータの識別を示すコードを格納するエリアCAとから構
成される。
の構成を示すブロックは第1図と同一である。この発明
による2ボートメモリ6の構成を第8図に示す。2ボー
トメモリ6は、データを格納するエリアDAと、そのデ
ータの識別を示すコードを格納するエリアCAとから構
成される。
この発明の動作について説明する。CPU1 。
CPU2はエリアDA 、CAをバス41.42を介し
てアクセスする。例えば、CPU1からCPU2ヘデー
タを転送する場合、CPU1はバス41を通じ2ボート
メモリ6のエリアDAにデータを書キ込むと同時にエリ
アCAにそのデータの識別を示すコードを書き込む。次
に、CPU2は、バス42を通じ書き込゛んだデータを
エリアDAから、また識別コードをエリアCAから読み
出す。逆に、CPU2からCPU1にデータを転送する
場合も同様の対応で説明される。
てアクセスする。例えば、CPU1からCPU2ヘデー
タを転送する場合、CPU1はバス41を通じ2ボート
メモリ6のエリアDAにデータを書キ込むと同時にエリ
アCAにそのデータの識別を示すコードを書き込む。次
に、CPU2は、バス42を通じ書き込゛んだデータを
エリアDAから、また識別コードをエリアCAから読み
出す。逆に、CPU2からCPU1にデータを転送する
場合も同様の対応で説明される。
以上のように、この発明によれば、会話に用いる2ボー
トメモリに対をなしてデータ格納エリアと、データ識別
コード格納エリアとを設けたので、メモリの容量が小さ
くてすみ、データの種類の追加に対しても柔軟に対処で
きる効果がある。
トメモリに対をなしてデータ格納エリアと、データ識別
コード格納エリアとを設けたので、メモリの容量が小さ
くてすみ、データの種類の追加に対しても柔軟に対処で
きる効果がある。
$1図は従来のデータ処理装置のブロック図、第2図は
第1図に示す従来装置の2ボートメモリの構成図、第8
図はこの発明の一実施例による2ボートメモリの構成図
である。 1.2・・・中央処理装置、6・・・2ボートメモリ、
Xs t X2−”Xn 、DA t CD−・エリア
。 なお、図中、同一符号は同−又は相当部分を示す。 特許出願人 三菱電機株式会社
第1図に示す従来装置の2ボートメモリの構成図、第8
図はこの発明の一実施例による2ボートメモリの構成図
である。 1.2・・・中央処理装置、6・・・2ボートメモリ、
Xs t X2−”Xn 、DA t CD−・エリア
。 なお、図中、同一符号は同−又は相当部分を示す。 特許出願人 三菱電機株式会社
Claims (1)
- データ処理機能を有する第1及び第2処理装置と、上記
gl及び第2処理装置との間に接続され、データを格納
するデータエリア及び各データに個有に与えられアクセ
スされるデータと共にアクセスされるデータ識別コード
を格納するコードエリアを有するメモリとを備えたデー
タ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2436984A JPS60169966A (ja) | 1984-02-14 | 1984-02-14 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2436984A JPS60169966A (ja) | 1984-02-14 | 1984-02-14 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60169966A true JPS60169966A (ja) | 1985-09-03 |
Family
ID=12136272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2436984A Pending JPS60169966A (ja) | 1984-02-14 | 1984-02-14 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60169966A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6337457A (ja) * | 1986-08-01 | 1988-02-18 | Hitachi Ltd | 並列プロセッサシステムおよび並列プロセッサによる複数の命令列の実行方法 |
JPS6381558A (ja) * | 1986-09-25 | 1988-04-12 | Toshiba Corp | マルチcpu制御方式 |
JPH04281645A (ja) * | 1991-03-09 | 1992-10-07 | Mita Ind Co Ltd | Cpu間の通信方法 |
-
1984
- 1984-02-14 JP JP2436984A patent/JPS60169966A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6337457A (ja) * | 1986-08-01 | 1988-02-18 | Hitachi Ltd | 並列プロセッサシステムおよび並列プロセッサによる複数の命令列の実行方法 |
JPS6381558A (ja) * | 1986-09-25 | 1988-04-12 | Toshiba Corp | マルチcpu制御方式 |
JPH04281645A (ja) * | 1991-03-09 | 1992-10-07 | Mita Ind Co Ltd | Cpu間の通信方法 |
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