JPH0563141A - 半導体集積回路及びそのレイアウト設計方法 - Google Patents
半導体集積回路及びそのレイアウト設計方法Info
- Publication number
- JPH0563141A JPH0563141A JP3222913A JP22291391A JPH0563141A JP H0563141 A JPH0563141 A JP H0563141A JP 3222913 A JP3222913 A JP 3222913A JP 22291391 A JP22291391 A JP 22291391A JP H0563141 A JPH0563141 A JP H0563141A
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- Japan
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- core region
- scale
- circuit
- scale circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 基板上における大規模回路ブロック，回路素
子及び入出力バッファ相互の間を接続する配線長を短縮
する。 【構成】 大規模回路ブロック４、I/O バッファ６、回
路素子５相互の接続関係を示すネットリストから大規模
回路ブロック４とI/O バッファ６との接続関係のみを抽
出した部分ネットリストを生成し、この部分ネットリス
トに基づいて基板１表面のコア領域２内であって、その
辺縁部近傍に大規模回路ブロック４とI/O バッファ６と
の間及び大規模回路ブロック４同士の間の配線長を最短
とすべく、大規模回路ブロック４を配置し、また前記ネ
ットリストに基づいて回路素子５をコア領域２内であっ
て、且つ大規模回路ブロックを配設した領域以外の領域
に配置する。
子及び入出力バッファ相互の間を接続する配線長を短縮
する。 【構成】 大規模回路ブロック４、I/O バッファ６、回
路素子５相互の接続関係を示すネットリストから大規模
回路ブロック４とI/O バッファ６との接続関係のみを抽
出した部分ネットリストを生成し、この部分ネットリス
トに基づいて基板１表面のコア領域２内であって、その
辺縁部近傍に大規模回路ブロック４とI/O バッファ６と
の間及び大規模回路ブロック４同士の間の配線長を最短
とすべく、大規模回路ブロック４を配置し、また前記ネ
ットリストに基づいて回路素子５をコア領域２内であっ
て、且つ大規模回路ブロックを配設した領域以外の領域
に配置する。
Description
【０００１】
【産業上の利用分野】本発明は高さの異なる大規模回路
ブロックが混在する半導体集積回路及びそのレイアウト
設計方法に関する。
ブロックが混在する半導体集積回路及びそのレイアウト
設計方法に関する。
【０００２】
【従来の技術】図３は従来の半導体集積回路の模式的平
面図であり、図中１は半導体基板を示している。半導体
基板１の表面にはその周辺部を除く破線で囲った内側で
あるコア領域２内の中央部に大規模回路ブロック４を、
またその周囲に複数の回路素子５を配列し、また半導体
基板１における破線で囲った外側である周縁部領域３に
は入出力バッファ（I/O バッファ）６を配置し、コア領
域２内の大規模回路ブロック４、回路素子５及び周辺部
領域３のI/O バッファ６相互の間を接続する配線７を前
記大規模回路ブロック４、回路素子５間の間隙を利用し
て配設してある。
面図であり、図中１は半導体基板を示している。半導体
基板１の表面にはその周辺部を除く破線で囲った内側で
あるコア領域２内の中央部に大規模回路ブロック４を、
またその周囲に複数の回路素子５を配列し、また半導体
基板１における破線で囲った外側である周縁部領域３に
は入出力バッファ（I/O バッファ）６を配置し、コア領
域２内の大規模回路ブロック４、回路素子５及び周辺部
領域３のI/O バッファ６相互の間を接続する配線７を前
記大規模回路ブロック４、回路素子５間の間隙を利用し
て配設してある。
【０００３】このような半導体集積回路の設計過程を図
４に示すフローチャートに従って説明する。先ず大規模
回路ブロック４，各回路素子５，I/O バッファ６をこの
順序、又は適宜の順序で、大規模回路ブロック４はコア
領域２内の中央部に、また回路素子５はコア領域２内で
あって大規模回路ブロック４の周囲に、更にI/O バッフ
ァ６は周縁部領域３に配置し（ステップT1)、続いて配
線７を配設する（ステップT2) 。
４に示すフローチャートに従って説明する。先ず大規模
回路ブロック４，各回路素子５，I/O バッファ６をこの
順序、又は適宜の順序で、大規模回路ブロック４はコア
領域２内の中央部に、また回路素子５はコア領域２内で
あって大規模回路ブロック４の周囲に、更にI/O バッフ
ァ６は周縁部領域３に配置し（ステップT1)、続いて配
線７を配設する（ステップT2) 。
【０００４】
【発明が解決しようとする課題】ところでこのような従
来の半導体集積回路にあっては、大規模回路ブロック４
をコア領域２内の中央部に、また回路素子５はその周囲
に配置することとなるため、回路素子５の数が多い場合
には回路素子５間を接続するための配線７は大規模回路
ブロック４を迂回して配置することとなり、配線長が増
大し、必然的に基板面積の拡大が必要となるという問題
があった。
来の半導体集積回路にあっては、大規模回路ブロック４
をコア領域２内の中央部に、また回路素子５はその周囲
に配置することとなるため、回路素子５の数が多い場合
には回路素子５間を接続するための配線７は大規模回路
ブロック４を迂回して配置することとなり、配線長が増
大し、必然的に基板面積の拡大が必要となるという問題
があった。
【０００５】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところは迂回配線による配線長
の長大化を可及的に抑制し、基板面積を縮小し得るよう
にした半導体集積回路及びそのレイアウト設計方法を提
供するにある。
あって、その目的とするところは迂回配線による配線長
の長大化を可及的に抑制し、基板面積を縮小し得るよう
にした半導体集積回路及びそのレイアウト設計方法を提
供するにある。
【０００６】
【課題を解決するための手段】本発明に係る半導体集積
回路は、大規模回路ブロックをコア領域の内側であって
辺縁部近傍に配置し、回路素子はコア領域内の他の部分
に配置する。本発明に係る半導体集積回路のレイアウト
設計方法は、大規模回路ブロック、I/O バッファ、回路
素子夫々の接続関係を示すネットリストから大規模回路
ブロック、I/O バッファとの関係のみを抽出した部分ネ
ットリストを生成する過程と、該部分ネットリストに基
づいて大規模回路ブロックとI/O バッファとを配置する
過程と、前記ネットリストに基づいて回路素子の配置を
行う過程とを具備する。
回路は、大規模回路ブロックをコア領域の内側であって
辺縁部近傍に配置し、回路素子はコア領域内の他の部分
に配置する。本発明に係る半導体集積回路のレイアウト
設計方法は、大規模回路ブロック、I/O バッファ、回路
素子夫々の接続関係を示すネットリストから大規模回路
ブロック、I/O バッファとの関係のみを抽出した部分ネ
ットリストを生成する過程と、該部分ネットリストに基
づいて大規模回路ブロックとI/O バッファとを配置する
過程と、前記ネットリストに基づいて回路素子の配置を
行う過程とを具備する。
【０００７】
【作用】本発明に係る半導体集積回路にあっては、大規
模回路ブロックをコア領域内であって辺縁部近傍に配置
することとしたから、相対的に回路素子は大規模回路ブ
ロックの３辺の周囲に配置されることとなり、回路素子
の配置密度が高くなり、迂回配線を低減し得る。また本
発明方法にあってはネットリストから大規模回路ブロッ
クと入出力バッファとの間の接続関係のみを抽出した部
分ネットリストを作成し、これに基づいて大規模回路ブ
ロック，入出力バッファを他に優先して配置すること
で、他の回路素子の存在に煩わされることなく大規模回
路ブロックと入出力バッファとの間の配線長のみを考慮
した配置が可能となり、大規模回路ブロックによる障
害、並びに迂回配線を低減し得る。
模回路ブロックをコア領域内であって辺縁部近傍に配置
することとしたから、相対的に回路素子は大規模回路ブ
ロックの３辺の周囲に配置されることとなり、回路素子
の配置密度が高くなり、迂回配線を低減し得る。また本
発明方法にあってはネットリストから大規模回路ブロッ
クと入出力バッファとの間の接続関係のみを抽出した部
分ネットリストを作成し、これに基づいて大規模回路ブ
ロック，入出力バッファを他に優先して配置すること
で、他の回路素子の存在に煩わされることなく大規模回
路ブロックと入出力バッファとの間の配線長のみを考慮
した配置が可能となり、大規模回路ブロックによる障
害、並びに迂回配線を低減し得る。
【０００８】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係る半導体集積回路
の模式的平面図であり、図中１は基板、２は基板１の周
縁部を除いた破線で囲った内側の領域、即ちコア領域、
３は破線の外側の周縁部領域を示している。コア領域２
内にはその辺縁部寄りの位置に大規模回路ブロック４が
配置され、また残りの他の部分、換言すればコア領域２
の辺縁部に接近対向している大規模回路ブロック４の１
辺を除く他の３辺、即ち大規模回路ブロック４の上，下
及び右側の領域には回路素子５が配列されている。
具体的に説明する。図１は本発明に係る半導体集積回路
の模式的平面図であり、図中１は基板、２は基板１の周
縁部を除いた破線で囲った内側の領域、即ちコア領域、
３は破線の外側の周縁部領域を示している。コア領域２
内にはその辺縁部寄りの位置に大規模回路ブロック４が
配置され、また残りの他の部分、換言すればコア領域２
の辺縁部に接近対向している大規模回路ブロック４の１
辺を除く他の３辺、即ち大規模回路ブロック４の上，下
及び右側の領域には回路素子５が配列されている。
【０００９】一方、周縁部領域３には入出力バッファ
（I/O バッファ）６が配置されている。そしてコア領域
２内の大規模回路ブロック４，回路素子５及び周縁部領
域３のI/O バッファを除く領域を利用して大規模回路ブ
ロック４，回路素子５及びI/Oバッファ６相互の間を結
ぶ配線７が設けられている。
（I/O バッファ）６が配置されている。そしてコア領域
２内の大規模回路ブロック４，回路素子５及び周縁部領
域３のI/O バッファを除く領域を利用して大規模回路ブ
ロック４，回路素子５及びI/Oバッファ６相互の間を結
ぶ配線７が設けられている。
【００１０】図２は図１に示す半導体集積回路の設計過
程を示すフローチャートであり、先ず大規模回路ブロッ
ク４，I/O バッファ６，回路素子５夫々の間の接続関係
の全てを示す完全ネットリストより大規模回路ブロック
４とI/O バッファ６との接続関係を示す部分ネットリス
トを抽出し（ステップS1) 、この部分ネットリストに基
づいて大規模回路ブロック４，I/Oバッファ６を配置す
る（ステップS2) 。
程を示すフローチャートであり、先ず大規模回路ブロッ
ク４，I/O バッファ６，回路素子５夫々の間の接続関係
の全てを示す完全ネットリストより大規模回路ブロック
４とI/O バッファ６との接続関係を示す部分ネットリス
トを抽出し（ステップS1) 、この部分ネットリストに基
づいて大規模回路ブロック４，I/Oバッファ６を配置す
る（ステップS2) 。
【００１１】この大規模回路ブロック４とI/O バッファ
６との配置に際しては、先ず第１の条件として大規模回
路ブロック４をコア領域２内であってその辺縁部近傍に
配置すること、第２の条件として大規模回路ブロック４
とI/O バッファ６との間を接続する配線及び大規模回路
ブロック４（大規模回路ブロックが複数ある場合）間を
接続する配線が夫々最短となること、の２条件を満たす
ように配置を行う。この配置に際し、大規模回路ブロッ
ク４の配置位置はコア領域２の中心部よりより遠いほど
高い評価を与えることとする。
６との配置に際しては、先ず第１の条件として大規模回
路ブロック４をコア領域２内であってその辺縁部近傍に
配置すること、第２の条件として大規模回路ブロック４
とI/O バッファ６との間を接続する配線及び大規模回路
ブロック４（大規模回路ブロックが複数ある場合）間を
接続する配線が夫々最短となること、の２条件を満たす
ように配置を行う。この配置に際し、大規模回路ブロッ
ク４の配置位置はコア領域２の中心部よりより遠いほど
高い評価を与えることとする。
【００１２】次に前記完全ネットリストを用いて前記回
路素子５の配置を行い（ステップS3) 、最後に大規模回
路ブロック４，回路素子５，I/O バッファ６相互の間を
接続する全ての配線７を配置する（ステップS4) 。回路
素子５の配置に際しては大規模回路ブロック４からより
遠い程高い評価を与え、近い程低い評価を与える。この
ような評価で最適配置の自動化が容易となる。
路素子５の配置を行い（ステップS3) 、最後に大規模回
路ブロック４，回路素子５，I/O バッファ６相互の間を
接続する全ての配線７を配置する（ステップS4) 。回路
素子５の配置に際しては大規模回路ブロック４からより
遠い程高い評価を与え、近い程低い評価を与える。この
ような評価で最適配置の自動化が容易となる。
【００１３】
【発明の効果】以上の如く本発明装置にあっては、大規
模回路ブロックをコア領域の内側であって辺縁部近傍に
配置したから、大規模回路ブロックが配線領域を分断
し、迂回配線の機会が大幅に減少し、配線が容易となる
と共に、配線長の大幅な短縮化が図れ、基板面積を縮小
出来る等本発明は優れた効果を奏するものである。
模回路ブロックをコア領域の内側であって辺縁部近傍に
配置したから、大規模回路ブロックが配線領域を分断
し、迂回配線の機会が大幅に減少し、配線が容易となる
と共に、配線長の大幅な短縮化が図れ、基板面積を縮小
出来る等本発明は優れた効果を奏するものである。
【図１】本発明に係る半導体集積回路のレイアウトを示
す模式的平面図である。
す模式的平面図である。
【図２】図１に示す半導体集積回路のレイアウト手順を
示すフローチャートである。
示すフローチャートである。
【図３】従来の半導体集積回路のレイアウトを示す模式
的平面図である。
的平面図である。
【図４】図３に示す半導体集積回路のレイアウト手順を
示すフローチャートである。
示すフローチャートである。
１ 基板 ２ コア領域 ３ 周縁部領域 ４ 大規模回路ブロック ５ 回路素子 ６ I/O バッファ ７ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82
Claims (2)
- 【請求項１】 基板表面のコア領域内に１又は複数の大
規模回路ブロック及び回路素子を配置し、コア領域の外
側の領域に入出力バッファを配置し、これら大規模回路
ブロック、回路素子、入出力バッファ間に配線を施して
なる半導体集積回路において、前記大規模回路ブロック
はコア領域内であって、その辺縁部近傍に配置したこと
を特徴とする半導体集積回路。 - 【請求項２】 基板表面のコア領域内に１又は複数の大
規模回路ブロック及び回路素子を配置し、コア領域の外
側の領域に入出力バッファを配置し、これら大規模回路
ブロック，回路素子，入出力バッファ間に配線を施して
なる半導体集積回路のレイアウト設計方法において、大
規模回路ブロック，入出力バッファ，回路素子夫々の接
続関係を示すネットリストから大規模回路ブロックと入
出力バッファとの間の接続関係のみを抽出した部分ネッ
トリストを生成する過程と、該部分ネットリストに基づ
いて大規模回路ブロックと入出力バッファとを配置する
過程と、前記ネットリストに基づいて回路素子の配置を
行う過程とを含むことを特徴とする半導体集積回路のレ
イアウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222913A JPH0563141A (ja) | 1991-09-03 | 1991-09-03 | 半導体集積回路及びそのレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222913A JPH0563141A (ja) | 1991-09-03 | 1991-09-03 | 半導体集積回路及びそのレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563141A true JPH0563141A (ja) | 1993-03-12 |
Family
ID=16789828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3222913A Pending JPH0563141A (ja) | 1991-09-03 | 1991-09-03 | 半導体集積回路及びそのレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836590A (ja) * | 1994-07-22 | 1996-02-06 | Nec Ic Microcomput Syst Ltd | 機能マクロを有するｌｓｉのｃａｄツールによる配置お よび配線方法 |
-
1991
- 1991-09-03 JP JP3222913A patent/JPH0563141A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836590A (ja) * | 1994-07-22 | 1996-02-06 | Nec Ic Microcomput Syst Ltd | 機能マクロを有するｌｓｉのｃａｄツールによる配置お よび配線方法 |
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