JPS59167036A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59167036A JPS59167036A JP4166683A JP4166683A JPS59167036A JP S59167036 A JPS59167036 A JP S59167036A JP 4166683 A JP4166683 A JP 4166683A JP 4166683 A JP4166683 A JP 4166683A JP S59167036 A JPS59167036 A JP S59167036A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- chip
- output
- input circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title 1
- 238000010586 diagram Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ８形集積回路における周辺部の入出力回路
のレイアウトに関するものである。
のレイアウトに関するものである。
従来技術の説明
第１図にＭＯ８形集積回路の従来のレイアウトを示す。
従来、パッドと保護回路を含む入出力回路（以下入出力
回路という）は、チップ周辺４辺に対して入力端子、出
力端子がある程度機能ごとに集中して、個々の辺には、
入力回路、出力回路それぞれ配置されていた。外部入出
力端子数が少ない集積回路では問題ないが、大規模集積
回路が大型化するにつれて、外部入出力端子数が増加し
、入出力回路が、チップ周辺全体にレイアウトせざる得
なくなり、第２図のようにバッド４の上部に保護回路５
その上に人出力バッファ６とレイアウトし、縦に長いブ
ロックになる。第３図の入力回路と第４図の出力回路の
サイズを比較した場合、出力回路のトランジスタサイズ
が大きいためその分出力回路ブロックサイズが大きくな
る。チップ周辺の一辺に、第５図のように入力回路９、
出力回路１０、それぞれ配置されていると入力回路の上
部に、トランジスタ領域、配線領域として利用できない
無駄な空き領域１１が生じ、その−辺において入力回路
９の割合が増加すれば空き領域も増える。これはチップ
サイズを大きくすることになり歩留りを低下させるとい
う欠点となっている。
回路という）は、チップ周辺４辺に対して入力端子、出
力端子がある程度機能ごとに集中して、個々の辺には、
入力回路、出力回路それぞれ配置されていた。外部入出
力端子数が少ない集積回路では問題ないが、大規模集積
回路が大型化するにつれて、外部入出力端子数が増加し
、入出力回路が、チップ周辺全体にレイアウトせざる得
なくなり、第２図のようにバッド４の上部に保護回路５
その上に人出力バッファ６とレイアウトし、縦に長いブ
ロックになる。第３図の入力回路と第４図の出力回路の
サイズを比較した場合、出力回路のトランジスタサイズ
が大きいためその分出力回路ブロックサイズが大きくな
る。チップ周辺の一辺に、第５図のように入力回路９、
出力回路１０、それぞれ配置されていると入力回路の上
部に、トランジスタ領域、配線領域として利用できない
無駄な空き領域１１が生じ、その−辺において入力回路
９の割合が増加すれば空き領域も増える。これはチップ
サイズを大きくすることになり歩留りを低下させるとい
う欠点となっている。
本発明は従来、チップ周辺の一辺に入力回路。
出力回路が配置されていたために生じる無駄な空き領域
をなくすために、チップ周辺４辺のうち少なくとも一辺
以上に入力回路のみを配置し、出力回路と入力回路の大
きさの差の無駄な空き領域をなくシ、チップサイズを小
さくシ、歩留ｐの向上を提供するものである。
をなくすために、チップ周辺４辺のうち少なくとも一辺
以上に入力回路のみを配置し、出力回路と入力回路の大
きさの差の無駄な空き領域をなくシ、チップサイズを小
さくシ、歩留ｐの向上を提供するものである。
発明の構成
本発明の構成を第６図にて説明する。中央部１の部分は
内部論理部であり、周辺部２はパッドを含む入出力回路
である。
内部論理部であり、周辺部２はパッドを含む入出力回路
である。
本発明では、チップ周辺４辺のうち少なくとも一辺（１
２の部分）を入力回路のみ配置し、入力回路（第３図）
と出力回路（第４図）のブロックサイズの差のトランジ
スタ領域及び配線領域として利用できない空き領域（第
５図１１）をなくすことによってチップサイズを小さく
する。
２の部分）を入力回路のみ配置し、入力回路（第３図）
と出力回路（第４図）のブロックサイズの差のトランジ
スタ領域及び配線領域として利用できない空き領域（第
５図１１）をなくすことによってチップサイズを小さく
する。
次に本発明の実施例について述べる。
第７図は従来のチップレイアウト図を示している。
チップ各辺に入力回路、出力回路１０がともに配置され
ている。第８図ではチップ周辺の一辺に入力回路１２の
みを配置している。第９図では、外部入力端子が外部入
出力端子のうち半分はど占めれる時、４辺のうち２辺を
入力回路のみ、配置する。この場合は第８図の場合の２
倍の空き領域が生じチップサイズを小さくしている。つ
まり、第７図１１の空き領域を第８，９図の１３のよう
に空き領域をなくすことにより、チップサイズを小さく
シ、歩留りを向上させている。
ている。第８図ではチップ周辺の一辺に入力回路１２の
みを配置している。第９図では、外部入力端子が外部入
出力端子のうち半分はど占めれる時、４辺のうち２辺を
入力回路のみ、配置する。この場合は第８図の場合の２
倍の空き領域が生じチップサイズを小さくしている。つ
まり、第７図１１の空き領域を第８，９図の１３のよう
に空き領域をなくすことにより、チップサイズを小さく
シ、歩留りを向上させている。
本発明は以上に説明したように、ＭＯ８Ｏ８撰集積回路
いて、チップ周辺の入出力回路を少なくとも一辺以上に
入力回路のみを配置して、トランジスタ領域、配線領域
として利用しない無駄な領域を削除し、チップサイズを
小さくすることによって歩留りを向上させる効果がある
。
いて、チップ周辺の入出力回路を少なくとも一辺以上に
入力回路のみを配置して、トランジスタ領域、配線領域
として利用しない無駄な領域を削除し、チップサイズを
小さくすることによって歩留りを向上させる効果がある
。
第１図はＭＯ８Ｏ８撰集積回路レイアウト図２図は入出
力回路レイアウト図、第３図は入力回路レイアウト図、
第４図は出力回路レイアウト図、第５図は従来の入出力
回路グループを示す図、第６図は本発明チップレイアウ
ト図、第７図は従来のチップレイアウト図、第８図は本
発明による１辺に入力回路をレイアウトしたチップレイ
アウト図、第９図は本発明による２辺に入力回路をレイ
アウトしたチップレイアウト図。 １ 内部論理部、２ 周辺部（入出力回路のグループ）
、３ パッドと保護回路を含む入力及び出力バッファの
ブロック、４ パッド、５ 保護回路、６ 人力及び出
力バッフハ ７ 入力回路（保護回路含む）＋パッド、
８ 出力回路（保護回路含む）＋パッド。 第１図 第２図 擢３図 第４図 ２ 第６図 第８図 第？図
力回路レイアウト図、第３図は入力回路レイアウト図、
第４図は出力回路レイアウト図、第５図は従来の入出力
回路グループを示す図、第６図は本発明チップレイアウ
ト図、第７図は従来のチップレイアウト図、第８図は本
発明による１辺に入力回路をレイアウトしたチップレイ
アウト図、第９図は本発明による２辺に入力回路をレイ
アウトしたチップレイアウト図。 １ 内部論理部、２ 周辺部（入出力回路のグループ）
、３ パッドと保護回路を含む入力及び出力バッファの
ブロック、４ パッド、５ 保護回路、６ 人力及び出
力バッフハ ７ 入力回路（保護回路含む）＋パッド、
８ 出力回路（保護回路含む）＋パッド。 第１図 第２図 擢３図 第４図 ２ 第６図 第８図 第？図
Claims (1)
- チップ周辺部４辺に複数個の入力バッファ回路と出力バ
ッファ回路とを有するＭＯ８型集積回路において、４辺
のうち少なくとも１辺に入力バッファ回路のみを配置し
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166683A JPS59167036A (ja) | 1983-03-14 | 1983-03-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166683A JPS59167036A (ja) | 1983-03-14 | 1983-03-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167036A true JPS59167036A (ja) | 1984-09-20 |
Family
ID=12614706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4166683A Pending JPS59167036A (ja) | 1983-03-14 | 1983-03-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167036A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378549A (ja) * | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | 半導体装置 |
| JP2005294868A (ja) * | 2005-06-27 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159557A (ja) * | 1983-03-01 | 1984-09-10 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-03-14 JP JP4166683A patent/JPS59167036A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59159557A (ja) * | 1983-03-01 | 1984-09-10 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378549A (ja) * | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | 半導体装置 |
| JP2005294868A (ja) * | 2005-06-27 | 2005-10-20 | Ricoh Co Ltd | 半導体装置 |
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