JPH0485942A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0485942A
JPH0485942A JP20207190A JP20207190A JPH0485942A JP H0485942 A JPH0485942 A JP H0485942A JP 20207190 A JP20207190 A JP 20207190A JP 20207190 A JP20207190 A JP 20207190A JP H0485942 A JPH0485942 A JP H0485942A
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supply wiring
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Noriaki Takagi
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    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 C産業上の利用分野〕 本発明は、多層配線を有する半導体集積回路に利用され
、特に、ボンディングパッド領域の有効利用を図った半
導体集積回路に関する。
〔概要〕
本発明は、2層以上の配線層を有し、最上層の配線層で
形成されチップ周辺に配置された複数のボンディングパ
ッドを備えた半導体集積回路において、 最上層より一つ下の配線層で形成されボンディングパッ
ドの下に配置され、展開用のボンディングパッドに接続
された電源用配線を設けることにより、 チップ面積を増大することなく電源用配線の強化を図っ
たものである。
〔従来の技術〕
従来の半導体集積回路の中で、特にゲートアレイと呼ば
れるものは、チップの4辺にそって、ボンディングパッ
ドが規則正しく配列され、その内側には、各々のボンデ
ィングパッドに対応したバッファが4辺にそって規則正
しく配列されたバッファ領域が存在する。そして、この
4辺のバッファ領域に囲まれた内側には、ファンクンヨ
ンブロックを配置するための内部セルが規則正しく配列
された、内部セル領域が存在する。
通常、バッファは、入力バッファ、出力バッファおよび
I10バッファ等が存在し、これらは顧客より提示され
た回路に合わせてバッファ領域に自動的に選択、配置さ
れ、また各種ファンクションブロックも、その回路に合
わせて内部セル領域に、自動的に選択、配置および配線
が行われる。
ところで、2層の配線層をもつゲートアレイでは、バッ
ファやファンクションブロックに供給される電源(以下
、VDDという。)や、接地電位(以下、GNDという
。)は、複数個のボンディングパッドに供給され、バッ
ファ領域に第2層目の配線層で形成された、VDDライ
ンおよびGNDラインに、接続され、各々のバッファに
供給される。そして、内部セル領域へはこのVDDライ
ンおよびGNDラインから供給され、最終的にファンク
ションフロックに供給される。
〔発明が解決しようとする課題〕 この従来のゲートアレイでは、バッファ領域上にVDD
およびGNDラインが形成されているため、その幅はバ
ッファ領域の幅に限定さてしまう。
一方、最近のゲートアレイは、ハイスピードによるハイ
パワー化および多ピン化が進んでおり、前記VDDライ
ンおよびGNDライン幅の限定は、次のような問題をお
こしている。
まず第一に、ハイパワー化により、VDDラインおよび
GNDラインの電力供給不足が上げられる。その結果は
、ハイパワーに見合っただけのVDDラインおよびGN
Dライン幅が得られず、エレクトロマイグレーション等
の問題を引き起こす欠点を生ずる。
第二は、多ピン化の進行に伴い、同時に、H→L、L−
+Hへ同時動作する出力およびI/○バッファの数が格
段に増加する。その結果、VDDラインおよびGNDラ
インのインピーダンスによりVDDラインおよびGND
ラインにノイズが発生してしまう欠点を生ずる。
しかし、VDDラインおよびGNDラインの幅を広げる
ことはチップ面積の増大を招いてしまい、このような対
応策をとることは困難である。
本発明の目的は、前記の欠点を除去することにより、チ
ップ面積の増大を招くことなく、VDDラインおよびG
NDラインの幅を拡大できる半導体集積回路を提供する
ことにある。
〔課題を解決するための手段〕
本発明は、2層以上の配線層を有し、最上層の配線層で
形成されチップ周辺に配置された複数のボンディングパ
ッドを備えた半導体集積回路において、最上層より一つ
の下の配線層で形成され前記ボンディング用パッドの下
に配置され、電源用の前記ボンディングパッドに接続さ
れた少なくとも一つの電源用配線を備えたことを特徴と
する。
また、本発明は、前記ボンディングパッドの下に設けら
れた電源用配線に接続された未使用の前記ボンディング
パッドを含むことができる。
〔作用〕
ボンディングパッド領域に設けられた電源用配線は、電
源用ボンディングパッドを介して通常の電源用配線と接
続され、実効的に電源用配線の幅を増大し電源用配線を
強化する。
従って、チップ面積を増すことなく電源用配線の強化を
図ることが可能となる。
さらに、この新しく設けた電源用配線に未使用のボンデ
ィングパッドを接続すると、前記未使用のボンディング
パッドを、ウェーハエ程におけるチップの特性チエツク
用の電源供給端子として用いることができ、チエツクが
容易となる。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
第1図は本発明の第一実施例の要部を示す平面図で、2
層配線層をもつゲートアレイに本発明を適用した場合を
示す。
第1図において、1はチップ、2a〜2fはボンディン
グパッドで第二配線層で形成される。また3は外部と信
号のやりとりをするためのボンディング線を示し、4は
バッフ76a〜6fが含まれるバッファ領域、5は内部
セル領域を示す。ここで、バッファ68〜6fは各々ポ
ンプイングツくラド2a〜2fに対応している。7は通
常のゲートアレイに用いられているバッファ上のVDD
ラインを示し、第二配線層で形成される。8は通常のゲ
ートアレイに用いられているバッファ上のGNDライン
を示し、第二配線層で形成される。9は本発明によるパ
ッドの下を通るGNDラインを示し、第一配線層で形成
される。10は本発明によるパッドの下を通るVDDラ
インを示し、第一配線層で形成される。また、11は第
一配線層と第二配線層とを接続するスルーホールを示す
そして、ボンディングパッド2aは、ボンディング線3
により外部よりGNDが供給され、バッファ上のGND
ライン8と第二配線層で直接に接続される。また同時に
、スルーホール11を通してボンディングパッドの下を
通るGNDライン9と接続される。ボンディングパッド
2bは、ボンディング線3により外部よりVDDが供給
され、スルーホール11で第一配線層に−たん落とされ
、/NlNマッファ上NDライン8をくぐった後、スル
ーホール11を通してバッファ上のVDDライン7に接
続される。また同時に、スルーホール11を通してボン
ディングパッドの下を通るVDDライン10と接続され
ている。
この場合、バッファ6aおよびバッファ6bには何も配
置されていない。ボンディングパッド2Cは、ボンディ
ング線3により外部との信号のやりとりが行われ、その
信号はスルーホール11で第一配線層に−たん落とされ
、バッファ6Cへ伝達される。ボンディングパッド2e
は、ボンディングパッド2Cと同様に、バッファ6eへ
信号が伝達される。
さて、ボンディングパッド2dは、通常未使用であるが
、本箱−実施例では、スルーホール11を通してボンデ
ィングパッドの下を通るGNDライン9と接続され、ま
た、第二配線層によりノイ・ソファ上のGNDライン8
とも直接接続される。さらに、ボンディングパッド2F
も通常未使用であるが、本箱−実施例では、スルーホー
ル11を通してボンディングパッドの下を通るVDDラ
イン10とIMされ、またスルーホール11で第一配線
層に−たん落とされ、バッファ上のGNDライン8をく
ぐった後に、スルーホール11を通してバッファ上のV
DDライン7に接続される。
通常のゲートアレイでは、未使用のボンディングパッド
2dや2f、またそれに対応する未使用のバッファ6d
や6fは、チップ1上の全ボンディングパッドおよび全
バッファ数の2〜3割程度存在する。従って、本箱−実
施例のように、容易にVDDラインおよびGNDライン
を強化することができる。さらに、未使用のボンディン
グ/ f +7ドにVDDおよびGNDのどちらを接続
するかは、その数と位置によりCAD技術を用いて最適
な方を自動的に選択すればよい。
また、ボンディングパッド2dおよび2fはウェーハ段
階においての素子の特性チエツク時に、VDDおよびG
NDの供給もでき測定の安定化に効果がある。
本発明の特譚は、第1図において、最上層より一つの下
の配線層である第一配線層で形成され、ボンディング用
パッドの下に配置されボンディングパッド2aに接続さ
れた電源用配線としてのGNDライン9、およびボンデ
ィングパッド2bに接続された電源用配線としてのVD
Dライン10を設けたことにある。
さらに、GNDライン9に接続された未使用のボンディ
ングパッド2dと、VDDライン10に接続された未使
用のボンディングパッド2fとを含むことにある。
第2図は本発明の第二実施例のLFBを示す平面図で、
2層配線層をもつゲートアレイに本発明を適用した場合
を示す。図中の参照番号およびその機構は第1図の第一
実施例と同じであるが、異なるのは、ボンディングパッ
ドの下を通るGNDライン9と、ボンディングパッドの
下を通るVDDライン10の位置が逆になっている点で
ある。
この場合、ボンディングパッド2dは、ボンディングパ
ッドの下を通るVDDライン10とは接続されず、ボン
ディングパッドの下を通るVDDライン10から第一配
線層によりバッファ上のGNDライン8をくぐった後、
スルーホール11を通してバッファ上のVDDライン7
に接続される。一方ボンディングパッドの下を通るGN
Dライン9はスルーホール11を通してボンディングパ
ッド2dに接続され、第二配線層を通してバッファ上の
GNDライン8と接続される。
ボンディングパッド2f も、ボンディングパッド2d
と同様に形成される。
このように、本第二実施例では、一つの未使用ボンディ
ングパッドおよびバッファに対し、■DDおよびGND
の二つが同時に供給できる利点がある。
なお、以上の実施例においては、ボンディングパッドの
下に設ける電源用配線を、VDDラインおよびGNDラ
インの二つとしたけれども、電源の種類によっては3種
類以上必要とし、また、設計によってはいずれか一種類
に限定してもよい。
〔発明の効果〕
以上説明したように、本発明は、ボンディングパッドの
下に、電源用配線を配置し、これをバッファ上の電源用
配線と接続することにより、電源用配線の幅が、等価的
に増大する結果、電源用配線の電力供給能力が増大する
効果がある。
また、電源用配線の幅が等価的に増大することにより、
電源用配線のインピーダンスが下がり、同時動作に対し
てそのノイズ発生がおさえられ、回路が安定に動作する
効果がある。。
さらに、未使用のボンディングパッドをボンディングパ
ッドの下に設けた電源用配線と接続することにより、ウ
ェーハ段階における素子の特性チエツクを安定に行うこ
とができる効果がある。
【図面の簡単な説明】
第1図は本発明の第一実施例の要部を示す平面図。 第2図は本発明の第二実施例の要部を示す平面図。 1・・・チップ、2a〜2f・・ボンディングパッド、
3・・・ボンディング線、4・・・バッファ領域、5・
・・内部セル領域、6a〜5f・・・バッファ、7、I
O・・・VDDライン、8.9・・・GNDライン、1
1・・・スルーホール。

Claims (1)

  1. 【特許請求の範囲】 1、2層以上の配線層を有し、最上層の配線層で形成さ
    れチップ周辺に配置された複数のボンディングパッドを
    備えた半導体集積回路において、最上層より一つの下の
    配線層で形成され前記ボンディング用パッドの下に配置
    され、電源用の前記ボンディングパッドに接続された少
    なくとも一つの電源用配線を備えた ことを特徴とする半導体集積回路。 2、前記ボンディングパッドの下に設けられた電源用配
    線に接続された未使用の前記ボンディングパッドを含む
    請求項1記載の半導体集積回路。
JP2202071A 1990-07-30 1990-07-30 半導体集積回路 Expired - Lifetime JP2900555B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006523036A (ja) * 2003-04-09 2006-10-05 フリースケール セミコンダクター インコーポレイテッド 集積回路チップのi/oセル
US8623580B2 (en) 2009-08-03 2014-01-07 Ricoh Company, Ltd. Toner, developer, image forming method and image forming apparatus

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Publication number Priority date Publication date Assignee Title
JP2006523036A (ja) * 2003-04-09 2006-10-05 フリースケール セミコンダクター インコーポレイテッド 集積回路チップのi/oセル
JP4647594B2 (ja) * 2003-04-09 2011-03-09 フリースケール セミコンダクター インコーポレイテッド 集積回路チップのi/oセル
US8623580B2 (en) 2009-08-03 2014-01-07 Ricoh Company, Ltd. Toner, developer, image forming method and image forming apparatus

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