JPH05335417A - 半導体集積回路装置の自動設計方法 - Google Patents
半導体集積回路装置の自動設計方法Info
- Publication number
- JPH05335417A JPH05335417A JP4163725A JP16372592A JPH05335417A JP H05335417 A JPH05335417 A JP H05335417A JP 4163725 A JP4163725 A JP 4163725A JP 16372592 A JP16372592 A JP 16372592A JP H05335417 A JPH05335417 A JP H05335417A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- input
- block
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 自動レイアウトプログラムによって、ＬＳＩ
チップの機能を損なうこと無く、内部回路と周辺回路の
デッドスペ−スを最小限に止め、かつ、チップいぇの端
子を最適な位置に配置する。 【構成】 自動レイアウト用ライブラリに登録されるブ
ロックには、周辺回路１などを回路ブロックとして線路
や端子４などからなる端子ブロックとは別のものとして
登録する。チップ１０上の配置に無駄がなくなる。
チップの機能を損なうこと無く、内部回路と周辺回路の
デッドスペ−スを最小限に止め、かつ、チップいぇの端
子を最適な位置に配置する。 【構成】 自動レイアウト用ライブラリに登録されるブ
ロックには、周辺回路１などを回路ブロックとして線路
や端子４などからなる端子ブロックとは別のものとして
登録する。チップ１０上の配置に無駄がなくなる。
Description
【０００１】
【産業上の利用分野】本発明は大規模集積回路（以下、
ＬＳＩという）など集積回路のパターン・レイアウトに
関し、とくに、ＣＡＤ（Computer Aided Design ）シス
テムに使用されるものである。
ＬＳＩという）など集積回路のパターン・レイアウトに
関し、とくに、ＣＡＤ（Computer Aided Design ）シス
テムに使用されるものである。
【０００２】
【従来の技術】従来、ＬＳＩが搭載された半導体基板
（以下、チップという）は、図９に示すようなチップレ
イアウト構成が用いられている。ＬＳＩは、メモリやロ
ジックなどの機能を有する内部回路、外部の回路と接続
する端子及び入出力時のバッファとなる入出力回路等を
含んで集積回路を構成している。
（以下、チップという）は、図９に示すようなチップレ
イアウト構成が用いられている。ＬＳＩは、メモリやロ
ジックなどの機能を有する内部回路、外部の回路と接続
する端子及び入出力時のバッファとなる入出力回路等を
含んで集積回路を構成している。
【０００３】近年ＬＳＩの高集積化、微細化は進んでお
り、この傾向に役立つチップレイアウトを検討すること
は、半導体集積回路装置を製造する上で重要な工程であ
る。半導体基板にはシリコン半導体を用い、そのシリコ
ン半導体基板１０の中央部に内部回路１が形成されてい
る。その周辺部には、各辺に沿って端子列４が形成され
ている。端子列４に形成される端子には、入力端子４
１、出力端子４２、ＶＤＤ電源端子４３及びＧＮＤ電源
端子４４がある。端子列４及び内部回路１の間には、入
力回路２及び出力回路３が配置されており、これら入力
端子４１及び出力端子４２は、各入力回路４及び出力回
路３を介して中央部に配置された内部回路１に接続され
る。また、入力回路及び出力回路には、それぞれの電源
線５が通過しており、各電源線５には、端子列４のＶＤ
Ｄ電源端子４３とＧＮＤ電源端子４４が接続されてい
る。
り、この傾向に役立つチップレイアウトを検討すること
は、半導体集積回路装置を製造する上で重要な工程であ
る。半導体基板にはシリコン半導体を用い、そのシリコ
ン半導体基板１０の中央部に内部回路１が形成されてい
る。その周辺部には、各辺に沿って端子列４が形成され
ている。端子列４に形成される端子には、入力端子４
１、出力端子４２、ＶＤＤ電源端子４３及びＧＮＤ電源
端子４４がある。端子列４及び内部回路１の間には、入
力回路２及び出力回路３が配置されており、これら入力
端子４１及び出力端子４２は、各入力回路４及び出力回
路３を介して中央部に配置された内部回路１に接続され
る。また、入力回路及び出力回路には、それぞれの電源
線５が通過しており、各電源線５には、端子列４のＶＤ
Ｄ電源端子４３とＧＮＤ電源端子４４が接続されてい
る。
【０００４】
【発明が解決しようとする課題】前述のように、近年の
ＬＳＩは、微細加工技術が進み、１チップ上の集積度も
１００万素子を越える。しかしＬＳＩチップの各端子の
周辺については、リード・フレームとの接続に使用する
ボンディングワイヤの太さ、あるいはボンディング・ワ
イヤの接続方法、例えば、保護回路の追加などの静電破
壊やラッチアップにみられる外部ノイズ対策により、内
部回路の微細化に比べ、微細加工技術が格別進んでいな
い。一方ＬＳＩ産業としては、製品仕様の多様化、ＬＳ
Ｉチップ・サイズの縮小、ＬＳＩ開発期間の短縮が望ま
れており、とくに、ゲートアレイ、スタンダードセルに
代表されるＡＳＩＣでは、ＣＡＤの支援による自動設計
をもってこのような時代のニーズに答えている。
ＬＳＩは、微細加工技術が進み、１チップ上の集積度も
１００万素子を越える。しかしＬＳＩチップの各端子の
周辺については、リード・フレームとの接続に使用する
ボンディングワイヤの太さ、あるいはボンディング・ワ
イヤの接続方法、例えば、保護回路の追加などの静電破
壊やラッチアップにみられる外部ノイズ対策により、内
部回路の微細化に比べ、微細加工技術が格別進んでいな
い。一方ＬＳＩ産業としては、製品仕様の多様化、ＬＳ
Ｉチップ・サイズの縮小、ＬＳＩ開発期間の短縮が望ま
れており、とくに、ゲートアレイ、スタンダードセルに
代表されるＡＳＩＣでは、ＣＡＤの支援による自動設計
をもってこのような時代のニーズに答えている。
【０００５】ＬＳＩのレイアウト設計を行う際には、設
計に要する時間や労力を削減したり各種の検証を容易に
するために、トランジスタやキャパシタなどの素子をチ
ップ上に１つずつレイアウトするのではなく、ある程度
の機能を持った機能ブロック毎のレイアウト設計をあら
かじめ行っておき、これらの機能ブロック間の配置、配
線設計を行いつつチップ全体のレイアウトを完成するの
が一般的である。そして、前述のようなＬＳＩ技術の急
速な進展に伴って、その論理設計およびレイアウト設計
の複雑さが増大している。これに対する１つの手段とし
て階層化設計手法が取入れられるようになってその設計
効率が向上するようになった。この手法は、まず、論理
設計が階層ごとにトップダウンに行われ、次いで、その
結果に基づいてレイアウト設計が階層ごとにボトムアッ
プに行われる。そして、この場合レイアウト設計は、各
階層において、機能回路を収納した複数のブロックを配
置し、前記ブロックの間に配線を施して所望の回路を実
現する。
計に要する時間や労力を削減したり各種の検証を容易に
するために、トランジスタやキャパシタなどの素子をチ
ップ上に１つずつレイアウトするのではなく、ある程度
の機能を持った機能ブロック毎のレイアウト設計をあら
かじめ行っておき、これらの機能ブロック間の配置、配
線設計を行いつつチップ全体のレイアウトを完成するの
が一般的である。そして、前述のようなＬＳＩ技術の急
速な進展に伴って、その論理設計およびレイアウト設計
の複雑さが増大している。これに対する１つの手段とし
て階層化設計手法が取入れられるようになってその設計
効率が向上するようになった。この手法は、まず、論理
設計が階層ごとにトップダウンに行われ、次いで、その
結果に基づいてレイアウト設計が階層ごとにボトムアッ
プに行われる。そして、この場合レイアウト設計は、各
階層において、機能回路を収納した複数のブロックを配
置し、前記ブロックの間に配線を施して所望の回路を実
現する。
【０００６】一般に、自動レイアウト・プログラムによ
るＬＳＩチップの設計は、手設計に比べ、設計のターン
・アラウンドは短いが、設計自由度が小さく、ＬＳＩチ
ップサイズは大きくなる傾向にある。特に、ＬＳＩチッ
プ周辺は、内部回路に比べ微細化が進んでいないため、
設計自由度が小さく、とくに入力回路２や出力回路３な
ど前述の各端子の周辺回路のチップサイズに対する占有
面積の大きさによってチップサイズが決定されてしま
い、縮小化が不可能になるような問題を生じる。この従
来技術の問題について、図９〜図１２を用いて説明す
る。図１０（ａ）は、従来のＬＳＩチップの入力回路と
入力端子からなる入力回路装置の素子の大きさや位置な
どを考慮した外枠ブロック図であり、入力回路であるこ
とを示すシンボルを含んでいる。図中の入力回路２は、
入力端子４１よりチップの内側に配置されている。Ｘin
はブロックの幅を示している。
るＬＳＩチップの設計は、手設計に比べ、設計のターン
・アラウンドは短いが、設計自由度が小さく、ＬＳＩチ
ップサイズは大きくなる傾向にある。特に、ＬＳＩチッ
プ周辺は、内部回路に比べ微細化が進んでいないため、
設計自由度が小さく、とくに入力回路２や出力回路３な
ど前述の各端子の周辺回路のチップサイズに対する占有
面積の大きさによってチップサイズが決定されてしま
い、縮小化が不可能になるような問題を生じる。この従
来技術の問題について、図９〜図１２を用いて説明す
る。図１０（ａ）は、従来のＬＳＩチップの入力回路と
入力端子からなる入力回路装置の素子の大きさや位置な
どを考慮した外枠ブロック図であり、入力回路であるこ
とを示すシンボルを含んでいる。図中の入力回路２は、
入力端子４１よりチップの内側に配置されている。Ｘin
はブロックの幅を示している。
【０００７】図１０（ｂ）は、従来のＬＳＩチップの出
力回路３と出力端子４２からなる出力回路装置の素子の
大きさや位置などを考慮した外枠ブロック図であり、出
力回路であることを示すシンボルを含んでいる。図中の
出力回路３は、出力端子４２よりチップの内側に配置さ
れている。Ｘout はブロックの幅を示している。図１０
（ｃ）は、従来のＬＳＩチップの電源線５とＶＤＤ電源
端子４３の大きさや位置などを考慮したブロック図であ
る。図中の電源線５は、ＶＤＤ電源端子４３と接続する
ものとＧＮＤ電源端子４４に接続するものとがあり、い
ずれもＶＤＤ電源端子４３よりチップの内側に配置され
ている。Ｘpwr はブロックの幅を示している。図１０
（ｄ）は、従来のＬＳＩチップの電源線５とＧＮＤ電源
端子４４の大きさや位置などを考慮したブロック図であ
る。図中の電源線５は、ＧＮＤ電源端子４４よりチップ
の内側に配置されている。
力回路３と出力端子４２からなる出力回路装置の素子の
大きさや位置などを考慮した外枠ブロック図であり、出
力回路であることを示すシンボルを含んでいる。図中の
出力回路３は、出力端子４２よりチップの内側に配置さ
れている。Ｘout はブロックの幅を示している。図１０
（ｃ）は、従来のＬＳＩチップの電源線５とＶＤＤ電源
端子４３の大きさや位置などを考慮したブロック図であ
る。図中の電源線５は、ＶＤＤ電源端子４３と接続する
ものとＧＮＤ電源端子４４に接続するものとがあり、い
ずれもＶＤＤ電源端子４３よりチップの内側に配置され
ている。Ｘpwr はブロックの幅を示している。図１０
（ｄ）は、従来のＬＳＩチップの電源線５とＧＮＤ電源
端子４４の大きさや位置などを考慮したブロック図であ
る。図中の電源線５は、ＧＮＤ電源端子４４よりチップ
の内側に配置されている。
【０００８】図１０に示すブロックは、自動レイアウト
用ライブラリとして用意しておき、必要に応じてレイア
ウトに用いてＬＳＩチップを設計する。図１１は、チッ
プに内部回路、入出力回路、端子などを自動レイアウト
プログラムによって形成したＬＳＩチップおよびこのチ
ップに取付けたリードフレームの平面図である。チップ
１１には内部回路及び入出力回路が形成されているが、
図では省略している。チップ１１の４辺の各端子（ボン
ディングパッド）１４と、リードフレーム１２は、ボン
ディングワイヤ１３により電気的に接続されている。チ
ップ１１は、リ−ドフレ−ム１２のつりピン１５によっ
て支持されて要るチップ搭載部１６に搭載されて固定さ
れている。図１２は、図１１に記載したＬＳＩチップの
コーナー部分Ａを拡大した拡大平面図である。図におい
てボンディングワイヤ１３は、チップ１１上の端子１４
からリ−ドフレ−ム１２のリ−ド先端までを接続してお
りその長さはＬである。また、ボンディングワイヤ１３
の太さはＷである。拡大されたコ−ナ−部のリードフレ
ーム１２とボンディングワイヤ１３とのなす角度はφで
ある。
用ライブラリとして用意しておき、必要に応じてレイア
ウトに用いてＬＳＩチップを設計する。図１１は、チッ
プに内部回路、入出力回路、端子などを自動レイアウト
プログラムによって形成したＬＳＩチップおよびこのチ
ップに取付けたリードフレームの平面図である。チップ
１１には内部回路及び入出力回路が形成されているが、
図では省略している。チップ１１の４辺の各端子（ボン
ディングパッド）１４と、リードフレーム１２は、ボン
ディングワイヤ１３により電気的に接続されている。チ
ップ１１は、リ−ドフレ−ム１２のつりピン１５によっ
て支持されて要るチップ搭載部１６に搭載されて固定さ
れている。図１２は、図１１に記載したＬＳＩチップの
コーナー部分Ａを拡大した拡大平面図である。図におい
てボンディングワイヤ１３は、チップ１１上の端子１４
からリ−ドフレ−ム１２のリ−ド先端までを接続してお
りその長さはＬである。また、ボンディングワイヤ１３
の太さはＷである。拡大されたコ−ナ−部のリードフレ
ーム１２とボンディングワイヤ１３とのなす角度はφで
ある。
【０００９】端子１４は、ＬＳＩの微細化、高集積化に
伴って、可能な限り小さく、また、配置間隔を狭める必
要があるが、ボンディングワイヤ１３の太さＷによっ
て、あるいは、ボンディングワイヤ接続する接続装置を
操作する際の技術的な制約によって、その大きさと配置
間隔には最小制限がある。したがって、各ブロックの幅
Ｘin、Ｘout 、Ｘpwr は、この制限寸法で決まる。ま
た、端子１４とリードフレーム１２との電気的接続を確
実にするためには、ボンディングワイヤ１３の接続端間
の距離Ｌ、リードフレーム１２とボンディングワイヤ１
３とのなす角度φには制限があり、各端子１４の配置位
置は特定の場所に制約される。この各端子の配置位置の
制約は、チップサイズと、チップ、リードフレーム各々
の位置関係から定まる。
伴って、可能な限り小さく、また、配置間隔を狭める必
要があるが、ボンディングワイヤ１３の太さＷによっ
て、あるいは、ボンディングワイヤ接続する接続装置を
操作する際の技術的な制約によって、その大きさと配置
間隔には最小制限がある。したがって、各ブロックの幅
Ｘin、Ｘout 、Ｘpwr は、この制限寸法で決まる。ま
た、端子１４とリードフレーム１２との電気的接続を確
実にするためには、ボンディングワイヤ１３の接続端間
の距離Ｌ、リードフレーム１２とボンディングワイヤ１
３とのなす角度φには制限があり、各端子１４の配置位
置は特定の場所に制約される。この各端子の配置位置の
制約は、チップサイズと、チップ、リードフレーム各々
の位置関係から定まる。
【００１０】図１０のブロックを用いて、各辺に１２ブ
ロックずつ配置したＬＳＩチップを図９に示す。図中の
Ｘb は内部回路の幅、Ｙb は内部回路の高さを示す。い
ま、各周辺のブロックの幅Ｘin、Ｘout 、Ｘpwr を０．
３ｍｍとすると、１辺あたりの総ブロック幅は、０．３
ｍｍ×１２＝３．６ｍｍである。一方内部ブロックサイ
ズをＸb ×Ｙb ＝３ｍｍ×３ｍｍであるとすると、この
場合、内部回路と、入力回路もしくは出力回路を含む周
辺回路との間にデットスペースを生じる。このデットス
ペースを解消できればチップサイズをもっと縮めること
が可能である。また、前述の端子位置の制約から、チッ
プのコーナー部にも端子を配置しなければならない場
合、コーナー部は電源線を曲げて配置する必要があるた
め、図１０のブロックは配置不可能である。
ロックずつ配置したＬＳＩチップを図９に示す。図中の
Ｘb は内部回路の幅、Ｙb は内部回路の高さを示す。い
ま、各周辺のブロックの幅Ｘin、Ｘout 、Ｘpwr を０．
３ｍｍとすると、１辺あたりの総ブロック幅は、０．３
ｍｍ×１２＝３．６ｍｍである。一方内部ブロックサイ
ズをＸb ×Ｙb ＝３ｍｍ×３ｍｍであるとすると、この
場合、内部回路と、入力回路もしくは出力回路を含む周
辺回路との間にデットスペースを生じる。このデットス
ペースを解消できればチップサイズをもっと縮めること
が可能である。また、前述の端子位置の制約から、チッ
プのコーナー部にも端子を配置しなければならない場
合、コーナー部は電源線を曲げて配置する必要があるた
め、図１０のブロックは配置不可能である。
【００１１】本発明は、この様な事情によって成された
ものであり、自動レイアウトプログラムによって、ＬＳ
Ｉチップの機能を損なうことなく、内部回路と入力回路
もしくは出力回路を含む周辺回路との間のデットスペー
スを最小限に止め、かつ、チップ上の端子を最適な位置
に配置することを目的としている。
ものであり、自動レイアウトプログラムによって、ＬＳ
Ｉチップの機能を損なうことなく、内部回路と入力回路
もしくは出力回路を含む周辺回路との間のデットスペー
スを最小限に止め、かつ、チップ上の端子を最適な位置
に配置することを目的としている。
【００１２】
【課題を解決するための手段】本発明は、回路、もしく
は線路と端子とを別々のブロックに自動レイアウト用ラ
イブラリとして用意して自動設計を行うことを特徴とし
ている。すなわち、本発明の半導体集積回路装置の自動
設計方法は、入力回路、出力回路、入出力回路の周辺回
路及び内部回路の各回路ブロック及び電源線のブロック
を形成する手段と、入力端子、出力端子、入出力端子及
び電源端子の各端子ブロックを形成する手段と、前記各
回路ブロック及び前記電源線のブロックの中の所定のブ
ロックを利用して、半導体基板に、前記周辺回路、内部
回路及び電源線を配置し、配線する手段と、前記端子ブ
ロックの中の所定のブロックを利用して必要な端子を前
記半導体基板の前記内部回路周辺の最適な位置に配置す
る手段と、前記半導体基板に配置された前記端子を前記
半導体基板に形成された前記周辺回路、前記内部回路及
び前記電源線に接続する手段とを有することを特徴とし
ている。
は線路と端子とを別々のブロックに自動レイアウト用ラ
イブラリとして用意して自動設計を行うことを特徴とし
ている。すなわち、本発明の半導体集積回路装置の自動
設計方法は、入力回路、出力回路、入出力回路の周辺回
路及び内部回路の各回路ブロック及び電源線のブロック
を形成する手段と、入力端子、出力端子、入出力端子及
び電源端子の各端子ブロックを形成する手段と、前記各
回路ブロック及び前記電源線のブロックの中の所定のブ
ロックを利用して、半導体基板に、前記周辺回路、内部
回路及び電源線を配置し、配線する手段と、前記端子ブ
ロックの中の所定のブロックを利用して必要な端子を前
記半導体基板の前記内部回路周辺の最適な位置に配置す
る手段と、前記半導体基板に配置された前記端子を前記
半導体基板に形成された前記周辺回路、前記内部回路及
び前記電源線に接続する手段とを有することを特徴とし
ている。
【００１３】前記端子ブロックの前記端子には、前記半
導体基板周辺部に形成されるパッドを用いる。前記パッ
ドは、前記半導体基板のコ−ナ−にも形成されることが
可能である。前記周辺回路の内の複数の回路は、１つの
前記パッドに接続させることができる。前記パッドの内
の任意の複数のパッドは、前記周辺回路の内の１つの回
路に接続させることができる。前記入力回路又は出力回
路を前記半導体基板のコ−ナ−にも形成し、この入力回
路又は出力回路は、隣接する前記入力回路又は出力回路
に接続することによってこの隣接する入力回路又は出力
回路を介して前記内部回路と接続していることができ
る。また、前記周辺回路の内の所定の複数の回路を前記
パッドに接続せず、このパッドに接続しない複数の回路
を互いに接続して、前記内部回路の一部として用いるこ
とも可能である。前記パッドと前記周辺回路の所定の回
路とを接続する配線の幅を他の配線の幅より大きくする
こともできる。
導体基板周辺部に形成されるパッドを用いる。前記パッ
ドは、前記半導体基板のコ−ナ−にも形成されることが
可能である。前記周辺回路の内の複数の回路は、１つの
前記パッドに接続させることができる。前記パッドの内
の任意の複数のパッドは、前記周辺回路の内の１つの回
路に接続させることができる。前記入力回路又は出力回
路を前記半導体基板のコ−ナ−にも形成し、この入力回
路又は出力回路は、隣接する前記入力回路又は出力回路
に接続することによってこの隣接する入力回路又は出力
回路を介して前記内部回路と接続していることができ
る。また、前記周辺回路の内の所定の複数の回路を前記
パッドに接続せず、このパッドに接続しない複数の回路
を互いに接続して、前記内部回路の一部として用いるこ
とも可能である。前記パッドと前記周辺回路の所定の回
路とを接続する配線の幅を他の配線の幅より大きくする
こともできる。
【００１４】
【作用】ＬＳＩ周辺の入出力ブロックの幅は、入出力回
路の占める面積ではなく、端子の大きさと位置間隔によ
って制限される。したがって、入力回路と入力端子、出
力回路と出力端子、および電源線と電源端子などの各々
を別々のブロックとすれば、入力回路、出力回路、およ
び電源線各々のブロック幅は、前記各端子の大きさと位
置間隔によって制限を受けず、最小の幅で設計が可能と
なる。
路の占める面積ではなく、端子の大きさと位置間隔によ
って制限される。したがって、入力回路と入力端子、出
力回路と出力端子、および電源線と電源端子などの各々
を別々のブロックとすれば、入力回路、出力回路、およ
び電源線各々のブロック幅は、前記各端子の大きさと位
置間隔によって制限を受けず、最小の幅で設計が可能と
なる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明の実施例に係る半導体集積回路装
置が形成されたチップの平面図である。チップには入力
回路２と入力端子４１、出力回路３と出力端子４２、Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。入力回路２および出力回路３に
は、それぞれの電源線５が通過している。図７（ａ）
は、本発明の実施例で使用されるＬＳＩチップの入力回
路装置の素子の大きさ、位置などを考慮した回路ブロッ
ク図であり、入力回路であることを示すシンボルを含ん
でいる。図中のＸin′は、ブロックの幅を示す。図７
（ｂ）は、本発明の実施例で使用されるＬＳＩチップの
出力回路装置の素子の大きさ、位置などを考慮した回路
ブロック図であり、出力回路であることを示すシンボル
を含んでいる。図中のＸout ′はブロックの幅を示す。
図７（ｃ）および図７（ｄ）は、本発明の実施例で使用
されるのにＬＳＩチップの電源線５と電源端子４３、４
４を接続する部分のブロック図である。また、図中のＸ
pwr ′はブロックの幅を示す。
する。図１は、本発明の実施例に係る半導体集積回路装
置が形成されたチップの平面図である。チップには入力
回路２と入力端子４１、出力回路３と出力端子４２、Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。入力回路２および出力回路３に
は、それぞれの電源線５が通過している。図７（ａ）
は、本発明の実施例で使用されるＬＳＩチップの入力回
路装置の素子の大きさ、位置などを考慮した回路ブロッ
ク図であり、入力回路であることを示すシンボルを含ん
でいる。図中のＸin′は、ブロックの幅を示す。図７
（ｂ）は、本発明の実施例で使用されるＬＳＩチップの
出力回路装置の素子の大きさ、位置などを考慮した回路
ブロック図であり、出力回路であることを示すシンボル
を含んでいる。図中のＸout ′はブロックの幅を示す。
図７（ｃ）および図７（ｄ）は、本発明の実施例で使用
されるのにＬＳＩチップの電源線５と電源端子４３、４
４を接続する部分のブロック図である。また、図中のＸ
pwr ′はブロックの幅を示す。
【００１６】一方、自動レイアウトプログラムによって
ＬＳＩチップの設計を行う場合、ＬＳＩチップ設計に用
いられる個々のブロックの接続関係は、回路設計の段階
で、自動レイアウトプログラムが処理できる接続記述言
語によって記述される。回路設計の段階では、入出力回
路と端子を区別して記述する必要はなく、自動レイアウ
トプログラムでパターンレベルの設計を行う際に入出力
回路と端子を自動分割すれば良い。すなわち、自動レイ
アウト用ライブラリには、入出力回路ブロックを回路レ
ベルと、パターンレベルの２階層の構造で用意してお
き、回路設計には回路レベルのブロックを用い、パター
ン設計にはパターンレベルのブロックを用いるようにす
る。この概念図を図８に示す。図１３は出力回路ブロッ
クの場合の概念図であり、回路レベルは、出力回路３の
みで構成され、パターンレベルは、出力回路３、出力端
子４２および信号線６によって構成される。出力回路３
と出力端子４２は、信号線６によって接続されている。
ＬＳＩチップの設計を行う場合、ＬＳＩチップ設計に用
いられる個々のブロックの接続関係は、回路設計の段階
で、自動レイアウトプログラムが処理できる接続記述言
語によって記述される。回路設計の段階では、入出力回
路と端子を区別して記述する必要はなく、自動レイアウ
トプログラムでパターンレベルの設計を行う際に入出力
回路と端子を自動分割すれば良い。すなわち、自動レイ
アウト用ライブラリには、入出力回路ブロックを回路レ
ベルと、パターンレベルの２階層の構造で用意してお
き、回路設計には回路レベルのブロックを用い、パター
ン設計にはパターンレベルのブロックを用いるようにす
る。この概念図を図８に示す。図１３は出力回路ブロッ
クの場合の概念図であり、回路レベルは、出力回路３の
みで構成され、パターンレベルは、出力回路３、出力端
子４２および信号線６によって構成される。出力回路３
と出力端子４２は、信号線６によって接続されている。
【００１７】図１において、各端子は、リードフレーム
とチップの一関係から定まる最適な配置情報に従って配
置され、入力回路２と入力端子４１、出力回路３と出力
端子４２および電源線５と電源端子４３、４４とは自動
レイアウトプログラムによって接続記述を回路レベルか
らパターンレベルに展開した際、自動発生された信号線
６によって接続される。従来技術の実施例で述べた入出
力回路等の各ブロックの幅は、入出力回路の占める面積
で決定されず、端子の大きさと位置関係によって左右さ
れる。
とチップの一関係から定まる最適な配置情報に従って配
置され、入力回路２と入力端子４１、出力回路３と出力
端子４２および電源線５と電源端子４３、４４とは自動
レイアウトプログラムによって接続記述を回路レベルか
らパターンレベルに展開した際、自動発生された信号線
６によって接続される。従来技術の実施例で述べた入出
力回路等の各ブロックの幅は、入出力回路の占める面積
で決定されず、端子の大きさと位置関係によって左右さ
れる。
【００１８】これに対し、本発明においては図１０のよ
うに、入力回路２と入力端子４１、出力回路３と出力端
子４２および電源線５と電源端子４３又は４４の各々を
別個のブロックとして自動レイアウト用ライブラリに用
意しているので、入力回路、出力回路、および電源線各
々のブロック幅は、前記各端子の大きさと配置間隔によ
って制限されず、従来よりブロック幅を著しく小さくす
ること、すなわち、Ｘin′＜Ｘin、Ｘout ′＜Ｘout 、
Ｘpwr ′＜Ｘpwr が実現できる。図７のブロックを用い
て、各辺に１２端子ずつ配置したＬＳＩチップが、図１
に示されているものである。図のように、各ブロックの
幅Ｘin′、Ｘout ′、Ｘpwr ′を、例えば０．２５ｍｍ
以下にすることができれば、１辺あたりの総ブロック幅
は、０．２５ｍｍ×１２＝３ｍｍ以下となる。一方、内
部回路１には、前述した従来のものを用いると、内部回
路の幅Ｘb 及び高さＹb は、ともに３ｍｍである。この
内部回路のサイズは、チップの４辺に形成された端子ブ
ロックの１辺当たりの総ブロック幅と比較すると、ほぼ
等しくなっており、したがって、従来技術で述べたよう
なデットスペースの問題は解消される。さらに、チップ
のコーナー部への前記各端子の配置も可能となる。
うに、入力回路２と入力端子４１、出力回路３と出力端
子４２および電源線５と電源端子４３又は４４の各々を
別個のブロックとして自動レイアウト用ライブラリに用
意しているので、入力回路、出力回路、および電源線各
々のブロック幅は、前記各端子の大きさと配置間隔によ
って制限されず、従来よりブロック幅を著しく小さくす
ること、すなわち、Ｘin′＜Ｘin、Ｘout ′＜Ｘout 、
Ｘpwr ′＜Ｘpwr が実現できる。図７のブロックを用い
て、各辺に１２端子ずつ配置したＬＳＩチップが、図１
に示されているものである。図のように、各ブロックの
幅Ｘin′、Ｘout ′、Ｘpwr ′を、例えば０．２５ｍｍ
以下にすることができれば、１辺あたりの総ブロック幅
は、０．２５ｍｍ×１２＝３ｍｍ以下となる。一方、内
部回路１には、前述した従来のものを用いると、内部回
路の幅Ｘb 及び高さＹb は、ともに３ｍｍである。この
内部回路のサイズは、チップの４辺に形成された端子ブ
ロックの１辺当たりの総ブロック幅と比較すると、ほぼ
等しくなっており、したがって、従来技術で述べたよう
なデットスペースの問題は解消される。さらに、チップ
のコーナー部への前記各端子の配置も可能となる。
【００１９】次に、図２を参照して他の実施例を説明す
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。入力回路２および出力回路３に
は、それぞれの電源線５が通過している。前の実施例に
おいては、端子列と内部回路の幅がほぼ等しくなってデ
ッドスペ−スが解消されるという効果が期待できるが、
チップ１０の４つのコ−ナ−は、改善されていない。こ
の実施例では、従来技術では配置が不可能であったチッ
プコ−ナ−にも端子、例えば、入力端子４１が配置され
ている。これは、本発明が、ブロックを端子ブロックと
回路ブロックとに分けたことによって可能になったので
ある。勿論、入力端子以外の端子を配置しても良いし、
他の３つのコ−ナ−に同時に配置することもできる。
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。入力回路２および出力回路３に
は、それぞれの電源線５が通過している。前の実施例に
おいては、端子列と内部回路の幅がほぼ等しくなってデ
ッドスペ−スが解消されるという効果が期待できるが、
チップ１０の４つのコ−ナ−は、改善されていない。こ
の実施例では、従来技術では配置が不可能であったチッ
プコ−ナ−にも端子、例えば、入力端子４１が配置され
ている。これは、本発明が、ブロックを端子ブロックと
回路ブロックとに分けたことによって可能になったので
ある。勿論、入力端子以外の端子を配置しても良いし、
他の３つのコ−ナ−に同時に配置することもできる。
【００２０】次に、図３を参照して他の実施例を説明す
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。入力回路２および出力回路３に
は、それぞれの電源線５が通過している。この実施例で
は、２つの入力端子４１（Ｂ）と、１つの入力回路２が
接続されており、また、２つの入力回路２が１つの入力
端子４１（Ｃ）に並列接続されている。入力端子もしく
は入力回路は、２つに限ることはなく３つ以上でも良い
し、さらに、入力回路に限ること無く出力回路にも適用
できる。このような接続方法によって、高駆動力の入力
回路もしくは出力回路を形成することができる。
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。入力回路２および出力回路３に
は、それぞれの電源線５が通過している。この実施例で
は、２つの入力端子４１（Ｂ）と、１つの入力回路２が
接続されており、また、２つの入力回路２が１つの入力
端子４１（Ｃ）に並列接続されている。入力端子もしく
は入力回路は、２つに限ることはなく３つ以上でも良い
し、さらに、入力回路に限ること無く出力回路にも適用
できる。このような接続方法によって、高駆動力の入力
回路もしくは出力回路を形成することができる。
【００２１】次に、図４を参照して他の実施例を説明す
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。この実施例では、端子列４と内
部回路１との間に配置された入力回路又は出力回路の１
部は、端子に接続せず、例えば、図に示す入力回路及び
出力回路の１対（Ｄ）のように、両者を直列に接続して
これを内部回路に接続している。この様にすると、この
入力回路及び出力回路の１対Ｄは内部回路の一部として
取扱うことができ、集積回路の内容が豊富になると同時
にチップを有効に活用することができるようになる。
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。この実施例では、端子列４と内
部回路１との間に配置された入力回路又は出力回路の１
部は、端子に接続せず、例えば、図に示す入力回路及び
出力回路の１対（Ｄ）のように、両者を直列に接続して
これを内部回路に接続している。この様にすると、この
入力回路及び出力回路の１対Ｄは内部回路の一部として
取扱うことができ、集積回路の内容が豊富になると同時
にチップを有効に活用することができるようになる。
【００２２】次に、図５を参照して他の実施例を説明す
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。前述のようにチップのコ−ナ−
は、入力回路や出力回路と内部回路との接続が難しい領
域である。そこで、この実施例では、チップコ−ナ−に
比較的自由な形状で入力回路（Ｅ）を形成する。この入
力回路Ｅと内部回路１とは、直接接続することは難しい
ので、この入力回路Ｅを隣接の入力回路と直列に接続
し、この隣接の入力回路を介して内部回路と接続する。
この接続された２つの入力回路が１つの入力回路として
作用する。この入力回路Ｅに接続される入力端子は、や
はりコ−ナ−に形成することができる。このようにして
コ−ナ−部からも信号を引出すことができる。
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。前述のようにチップのコ−ナ−
は、入力回路や出力回路と内部回路との接続が難しい領
域である。そこで、この実施例では、チップコ−ナ−に
比較的自由な形状で入力回路（Ｅ）を形成する。この入
力回路Ｅと内部回路１とは、直接接続することは難しい
ので、この入力回路Ｅを隣接の入力回路と直列に接続
し、この隣接の入力回路を介して内部回路と接続する。
この接続された２つの入力回路が１つの入力回路として
作用する。この入力回路Ｅに接続される入力端子は、や
はりコ−ナ−に形成することができる。このようにして
コ−ナ−部からも信号を引出すことができる。
【００２３】次に、図６を参照して他の実施例を説明す
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。入力回路／出力回路と端子間を
接続する配線の幅は、レイアウト的にみれば、細い方が
自由度が高く好ましく、高集積化に役立つものである。
しかし、電源線や大電流を出力する出力回路等の場合に
は、余り細くするとその目的を達成することができなく
なるので、好ましい事ではない。本発明では、出力回路
と出力端子（Ｇ）間及び電源線５とＧＮＤ電源端子
（Ｆ）間の配線を他の配線よりその幅を大きくして、そ
の出力に対応させている。これは、回路ブロックと端子
ブロックの様にブロックを分けることで可能になる。
る。図は、本発明の実施例に係る半導体集積回路装置が
形成されたチップの平面図である。チップ１０には、入
力回路２と入力端子４１、出力回路３と出力端子４２Ｖ
ＤＤ電源端子４３、ＧＮＤ電源端子４４およびロジック
などの機能回路からなる内部回路１等が形成されてい
る。これらの端子が並べられた端子列４は、チップ１の
４辺に形成されている。入力回路／出力回路と端子間を
接続する配線の幅は、レイアウト的にみれば、細い方が
自由度が高く好ましく、高集積化に役立つものである。
しかし、電源線や大電流を出力する出力回路等の場合に
は、余り細くするとその目的を達成することができなく
なるので、好ましい事ではない。本発明では、出力回路
と出力端子（Ｇ）間及び電源線５とＧＮＤ電源端子
（Ｆ）間の配線を他の配線よりその幅を大きくして、そ
の出力に対応させている。これは、回路ブロックと端子
ブロックの様にブロックを分けることで可能になる。
【００２４】
【発明の効果】ＬＳＩチップの入力回路と入力端子、出
力回路と出力端子、および電源線と電源端子各々を別々
のブロックとすることによって、入力回路、出力回路、
および電源線各々のブロック幅は、前記各端子の大きさ
と配置間隔によって制限を受けず、最小の幅で設計が可
能となる。これら最小の幅で設計された入力回路、出力
回路、および電源線各々のブロックを自動レイアウト用
ライブラリとして用意しておけば、自動レイアウト・プ
ログラムによって、従来技術の問題点で述べたデットス
ペースは、解消されるか、あるいは、最小限に止めるこ
とができる。さらに、チップのコーナー部への前記各端
子の配置も可能となる。
力回路と出力端子、および電源線と電源端子各々を別々
のブロックとすることによって、入力回路、出力回路、
および電源線各々のブロック幅は、前記各端子の大きさ
と配置間隔によって制限を受けず、最小の幅で設計が可
能となる。これら最小の幅で設計された入力回路、出力
回路、および電源線各々のブロックを自動レイアウト用
ライブラリとして用意しておけば、自動レイアウト・プ
ログラムによって、従来技術の問題点で述べたデットス
ペースは、解消されるか、あるいは、最小限に止めるこ
とができる。さらに、チップのコーナー部への前記各端
子の配置も可能となる。
【図１】本発明の実施例のＬＳＩチップの平面図。
【図２】本発明の実施例のＬＳＩチップの平面図。
【図３】本発明の実施例のＬＳＩチップの平面図。
【図４】本発明の実施例のＬＳＩチップの平面図。
【図５】本発明の実施例のＬＳＩチップの平面図。
【図６】本発明の実施例のＬＳＩチップの平面図。
【図７】本発明の実施例に用いられるＬＳＩチップの各
ブロック平面図。
ブロック平面図。
【図８】本発明の実施例のＬＳＩチップの平面図。
【図９】従来のＬＳＩチップの平面図。
【図１０】従来のＬＳＩチップの各ブロック平面図。
【図１１】ＬＳＩチップとリ−ドフレ−ムの接続平面
図。
図。
【図１２】図１１のＡ部分の拡大平面図。
１ 内部回路 ２ 入力回路 ３ 出力回路 ４ 端子列 ５ 電源線 ６ 信号線 １０、１１ チップ １２ リ−ドフレ−ム １３ ボンディングワイヤ １４ 端子 １５ リ−ドフレ−ムのつりピン １６ リ−ドフレ−ムのチップ搭載部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】 一方、自動レイアウトプログラムによっ
てＬＳＩチップの設計を行う場合、ＬＳＩチップ設計に
用いられる個々のブロックの接続関係は、回路設計の段
階で、自動レイアウトプログラムが処理できる接続記述
言語によって記述される。回路設計の段階では、入出力
回路と端子を区別して記述する必要はなく、自動レイア
ウトプログラムでパターンレベルの設計を行う際に入出
力回路と端子を自動分割すれば良い。すなわち、自動レ
イアウト用ライブラリには、入出力回路ブロックを回路
レベルと、パターンレベルの２階層の構造で用意してお
き、回路設計には回路レベルのブロックを用い、パター
ン設計にはパターンレベルのブロックを用いるようにす
る。この概念図を図８に示す。図８は出力回路ブロック
の場合の概念図であり、回路レベルは、出力回路３のみ
で構成され、パターンレベルは出力回路３、出力端子４
２および信号線６によって構成される。出力回路３と出
力端子４２は、信号線６によって接続されている。
てＬＳＩチップの設計を行う場合、ＬＳＩチップ設計に
用いられる個々のブロックの接続関係は、回路設計の段
階で、自動レイアウトプログラムが処理できる接続記述
言語によって記述される。回路設計の段階では、入出力
回路と端子を区別して記述する必要はなく、自動レイア
ウトプログラムでパターンレベルの設計を行う際に入出
力回路と端子を自動分割すれば良い。すなわち、自動レ
イアウト用ライブラリには、入出力回路ブロックを回路
レベルと、パターンレベルの２階層の構造で用意してお
き、回路設計には回路レベルのブロックを用い、パター
ン設計にはパターンレベルのブロックを用いるようにす
る。この概念図を図８に示す。図８は出力回路ブロック
の場合の概念図であり、回路レベルは、出力回路３のみ
で構成され、パターンレベルは出力回路３、出力端子４
２および信号線６によって構成される。出力回路３と出
力端子４２は、信号線６によって接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】 図１において、各端子は、リードフレー
ムとチップの位置関係から定まる最適な配置情報に従っ
て配置され、入力回路２と入力端子４１、出力回路３と
出力端子４２及び電源線５と電源端子４３、４４とは自
動レイアウトプログラムによって接続記述を回路レベル
からパターンレベルに展開した際、自動発生された信号
線６によって接続される。従来技術の実施例で述べた入
出力回路等の各ブロックの幅は、入出力回路の占める面
積で決定されず、端子の大きさと位置関係によって左右
される。
ムとチップの位置関係から定まる最適な配置情報に従っ
て配置され、入力回路２と入力端子４１、出力回路３と
出力端子４２及び電源線５と電源端子４３、４４とは自
動レイアウトプログラムによって接続記述を回路レベル
からパターンレベルに展開した際、自動発生された信号
線６によって接続される。従来技術の実施例で述べた入
出力回路等の各ブロックの幅は、入出力回路の占める面
積で決定されず、端子の大きさと位置関係によって左右
される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】 これに対し、本発明においては図７のよ
うに、入力回路２と入力端子４１、出力回路３と出力端
子４２および電源線５と電源端子４３又は４４の各々を
別個のブロックとして自動レイアウト用ライブラリに用
意しているので、入力回路、出力回路および電源線各々
のブロック幅は前記各端子の大きさと配置間隔によって
制限されず、従来よりブロック幅を著しく小さくするこ
と、すなわち、Ｘin′＜Ｘin、Ｘout ′＜Ｘout 、Ｘpw
r ′＜Ｘpwr が実現できる。図７のブロックを用いて、
各辺に１２端子ずつ配置したＬＳＩチップが、図１に示
されているものである。図のように、各ブロックの幅Ｘ
in′、Ｘout ′、Ｘpwr ′を、例えば０．２５ｍｍ以下
にすることができれば、１辺あたりの総ブロック幅は、
０．２５ｍｍ×１２＝３ｍｍ以下となる。一方、内部回
路１には、前述した従来のものを用いると、内部回路の
幅Ｘb 及び高さＹb は、ともに３ｍｍである。この内部
回路のサイズは、チップの４辺に形成された端子ブロッ
クの１辺当たりの総ブロック幅と比較すると、ほぼ等し
くなっており、したがって、従来技術で述べたようなデ
ットスペースの問題は解消される。さらに、チップのコ
ーナー部への前記各端子の配置も可能となる。
うに、入力回路２と入力端子４１、出力回路３と出力端
子４２および電源線５と電源端子４３又は４４の各々を
別個のブロックとして自動レイアウト用ライブラリに用
意しているので、入力回路、出力回路および電源線各々
のブロック幅は前記各端子の大きさと配置間隔によって
制限されず、従来よりブロック幅を著しく小さくするこ
と、すなわち、Ｘin′＜Ｘin、Ｘout ′＜Ｘout 、Ｘpw
r ′＜Ｘpwr が実現できる。図７のブロックを用いて、
各辺に１２端子ずつ配置したＬＳＩチップが、図１に示
されているものである。図のように、各ブロックの幅Ｘ
in′、Ｘout ′、Ｘpwr ′を、例えば０．２５ｍｍ以下
にすることができれば、１辺あたりの総ブロック幅は、
０．２５ｍｍ×１２＝３ｍｍ以下となる。一方、内部回
路１には、前述した従来のものを用いると、内部回路の
幅Ｘb 及び高さＹb は、ともに３ｍｍである。この内部
回路のサイズは、チップの４辺に形成された端子ブロッ
クの１辺当たりの総ブロック幅と比較すると、ほぼ等し
くなっており、したがって、従来技術で述べたようなデ
ットスペースの問題は解消される。さらに、チップのコ
ーナー部への前記各端子の配置も可能となる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (8)
- 【請求項１】 入力回路、出力回路、入出力回路の周辺
回路及び内部回路の各回路ブロック及び電源線のブロッ
クを形成する手段と、 入力端子、出力端子、入出力端子及び電源端子の各端子
ブロックを形成する手段と、 前記各回路ブロック及び前記電源線のブロックの中の所
定のブロックを利用して、半導体基板に、前記周辺回
路、内部回路及び電源線を配置し、配線する手段と、 前記端子ブロックの中の所定のブロックを利用して必要
な端子を前記半導体基板の前記内部回路周辺の最適な位
置に配置する手段と、 前記半導体基板に配置された前記端子を前記半導体基板
に形成された前記周辺回路、前記内部回路及び前記電源
線に接続する手段とを有することを特徴とする半導体集
積回路装置の自動設計方法。 - 【請求項２】 前記端子ブロックの前記端子は、前記半
導体基板周辺部に形成されるパッドであることを特徴と
する請求項１に記載の半導体集積回路装置の自動設計方
法。 - 【請求項３】 前記パッドは、前記半導体基板のコ−ナ
−にも形成されることを特徴とする請求項２に記載の半
導体集積回路装置の自動設計方法。 - 【請求項４】 前記周辺回路の内の複数の回路は、１つ
の前記パッドに接続されていることを特徴とする請求項
２に記載の半導体集積回路装置の自動設計方法。 - 【請求項５】 複数の前記パッドは、前記周辺回路の内
の１つの回路に接続されていることを特徴とする請求項
２に記載の半導体集積回路装置の自動設計方法。 - 【請求項６】 前記周辺回路の内の所定の複数の回路を
前記パッドに接続せず、このパッドに接続しない複数の
回路を互いに接続して、前記内部回路の一部として用い
ることを特徴とする請求項２に記載の半導体集積回路装
置の自動設計方法。 - 【請求項７】 前記入力回路又は出力回路を前記半導体
基板のコ−ナ−にも形成し、この入力回路又は出力回路
は、隣接する前記入力回路又は出力回路に接続すること
によってこの隣接する入力回路又は出力回路を介して前
記内部回路と接続していることを特徴とする請求項１又
は請求項２に記載の半導体集積回路装置の自動設計方
法。 - 【請求項８】 前記パッドと前記周辺回路の所定の回路
とを接続する配線の幅を他の配線の幅より大きくするこ
とを特徴とする請求項２に記載の半導体集積回路装置の
自動設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163725A JPH05335417A (ja) | 1992-05-30 | 1992-05-30 | 半導体集積回路装置の自動設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163725A JPH05335417A (ja) | 1992-05-30 | 1992-05-30 | 半導体集積回路装置の自動設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335417A true JPH05335417A (ja) | 1993-12-17 |
Family
ID=15779482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163725A Withdrawn JPH05335417A (ja) | 1992-05-30 | 1992-05-30 | 半導体集積回路装置の自動設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335417A (ja) |
-
1992
- 1992-05-30 JP JP4163725A patent/JPH05335417A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4701778A (en) | Semiconductor integrated circuit having overlapping circuit cells and method for designing circuit pattern therefor | |
| JP2668981B2 (ja) | 半導体集積回路 | |
| US5768146A (en) | Method of cell contouring to increase device density | |
| JP2742735B2 (ja) | 半導体集積回路装置およびそのレイアウト設計方法 | |
| JP2001237317A (ja) | 半導体集積回路装置、その設計方法、及びｉ／ｏセルライブラリが記録されたコンピュータ読み取り可能な記録媒体 | |
| EP0021661A1 (en) | Semiconductor master-slice device | |
| JP2004228164A (ja) | 半導体集積回路及びその製造方法 | |
| US6780745B2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| JPH05335417A (ja) | 半導体集積回路装置の自動設計方法 | |
| JPH0221145B2 (ja) | ||
| JPS61225845A (ja) | 半導体装置 | |
| JPH0529546A (ja) | 半導体集積回路 | |
| JP2605632B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3115743B2 (ja) | Ｌｓｉ自動レイアウト方法 | |
| JP2919412B2 (ja) | マクロセル及びそのレイアウト方法 | |
| JPH0260148A (ja) | 半導体集積回路装置 | |
| JPH11330371A (ja) | 半導体装置 | |
| JPH04302161A (ja) | 集積回路装置の製造方法 | |
| JPH04290438A (ja) | Ｌｓｉ装置 | |
| JPH05144944A (ja) | 半導体集積回路及びその製造方法 | |
| JPH0516187B2 (ja) | ||
| JPH04171844A (ja) | 半導体集積回路 | |
| JPH06151592A (ja) | スタンダードセル方式の半導体集積回路 | |
| JPH03196661A (ja) | 半導体集積回路装置及びその形成方法 | |
| JPH0485933A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |