JPS6298641A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6298641A JPS6298641A JP60238765A JP23876585A JPS6298641A JP S6298641 A JPS6298641 A JP S6298641A JP 60238765 A JP60238765 A JP 60238765A JP 23876585 A JP23876585 A JP 23876585A JP S6298641 A JPS6298641 A JP S6298641A
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- Japan
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- wiring
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- terminal
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract 1
- 230000005012 migration Effects 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 1
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- 208000014674 injury Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分封〕
不発明は、ＣＭＯＳマスタースライス力式集積回路やス
タンダード・セル方式の集積回路において、内部領域に
使用されているゲート基本セル上に配置される機能ブロ
ックに関する。
タンダード・セル方式の集積回路において、内部領域に
使用されているゲート基本セル上に配置される機能ブロ
ックに関する。
従来のこの種の機能プロ、りの例として、ゲート基本セ
ルを２つ使用しｌｃ ＣＭ ＯＳインバータ回路のレイ
アウトを第２図に示す。第２図において１個のゲート基
本セル１は、Ｐチャンネルトランジスタ領域２にはＸ方
向にＶ。ｏＷＬ源ライン３が辿りＸ方向にポリシリゲー
ト４が設けられソース領域５とドレイン領域６とを有し
、Ｎチャンネルトランジスタ領域１２にはＸ方向ＧＮＤ
電源ライン１３が通りＸ方向ポリシリゲート１４が設け
られソース領域１５とドレイン領域１６とを有している
。
ルを２つ使用しｌｃ ＣＭ ＯＳインバータ回路のレイ
アウトを第２図に示す。第２図において１個のゲート基
本セル１は、Ｐチャンネルトランジスタ領域２にはＸ方
向にＶ。ｏＷＬ源ライン３が辿りＸ方向にポリシリゲー
ト４が設けられソース領域５とドレイン領域６とを有し
、Ｎチャンネルトランジスタ領域１２にはＸ方向ＧＮＤ
電源ライン１３が通りＸ方向ポリシリゲート１４が設け
られソース領域１５とドレイン領域１６とを有している
。
又、第２図においてＸ印はコンタクトを示し、０は１層
アルミと２層アルミを接続するスルーホールを示す。図
のようにアルミ配線７，８を用いて、所定のコンタクト
間ケ接続することによりＣＭＯＳインバータ回路が構成
てれる。その出力端子としてコンタクト２１か一般に定
義される。こ ・こよりの配線は、ＣＡＤシステムを使
用して自動的に行なわれる通常コンタクト２１に近接し
てスルホール２２全ひき、ここより第２層アルミ配線に
よりＹ力回に配線２３を引く、次にスルホール；２４全
おき、Ｘ方向に配線２５を引く、このように第１層アル
ミ配線、第２層アルミ配線、スルホール、コンタクトを
使用しながら次段の複数の機能ブロックの入力端子に接
続される。
アルミと２層アルミを接続するスルーホールを示す。図
のようにアルミ配線７，８を用いて、所定のコンタクト
間ケ接続することによりＣＭＯＳインバータ回路が構成
てれる。その出力端子としてコンタクト２１か一般に定
義される。こ ・こよりの配線は、ＣＡＤシステムを使
用して自動的に行なわれる通常コンタクト２１に近接し
てスルホール２２全ひき、ここより第２層アルミ配線に
よりＹ力回に配線２３を引く、次にスルホール；２４全
おき、Ｘ方向に配線２５を引く、このように第１層アル
ミ配線、第２層アルミ配線、スルホール、コンタクトを
使用しながら次段の複数の機能ブロックの入力端子に接
続される。
上述した従来の機能ブロックでは、自動配線出来るよう
にチャンネル格子が定義されている為、アルミ配線の配
線巾に、一義的に決まってしまい、自由に細くしたり、
太く１〜たり出来ない。従って、例えば上述のＣＭＯＳ
インバータ回路のスイッチング周波数が高くなり、信号
ラインに流れる電流中がスイッチング周波数に比例し、
又、信号ラインにつく負荷容量０に比例して増えること
に対応できない。又、インバータ回路のＯＮ抵抗■によ
っても信号ラインに流ｎる電流は変化する。この様な状
恣で、負荷容量が大きく（具体的には、ファンアウト数
（Ｆｌｏ）が多く、アルミ配線長が長いことを意味する
。）、高速で動作させると、当然信号ラインを流れる電
流値が大きくなシ、アルミ配線にエレクトロマイグレー
ションが発生するおそれが生じる為、負荷容量、スイッ
チング動作周ｅ数に制限ンウ；つくという入店があった
。
にチャンネル格子が定義されている為、アルミ配線の配
線巾に、一義的に決まってしまい、自由に細くしたり、
太く１〜たり出来ない。従って、例えば上述のＣＭＯＳ
インバータ回路のスイッチング周波数が高くなり、信号
ラインに流れる電流中がスイッチング周波数に比例し、
又、信号ラインにつく負荷容量０に比例して増えること
に対応できない。又、インバータ回路のＯＮ抵抗■によ
っても信号ラインに流ｎる電流は変化する。この様な状
恣で、負荷容量が大きく（具体的には、ファンアウト数
（Ｆｌｏ）が多く、アルミ配線長が長いことを意味する
。）、高速で動作させると、当然信号ラインを流れる電
流値が大きくなシ、アルミ配線にエレクトロマイグレー
ションが発生するおそれが生じる為、負荷容量、スイッ
チング動作周ｅ数に制限ンウ；つくという入店があった
。
本発明の半導体集積回路は、半導体チップ上に複数のゲ
ート基本セルゲ蘭列し、該ゲート基本セル間に配線チャ
ンネル格子を規定した配純領域奮設けておき、配列さｎ
た前記ゲート基本セルを前記配線チャンネル格子に沿っ
て接続することにより、論理回路を構成する半導体集積
回路において、ゲート基本セル上に配置ｌｔａれろ機能
ブロックが金属配線によって褒続された等価な出力端子
を複数個有していることを特長とする。
ート基本セルゲ蘭列し、該ゲート基本セル間に配線チャ
ンネル格子を規定した配純領域奮設けておき、配列さｎ
た前記ゲート基本セルを前記配線チャンネル格子に沿っ
て接続することにより、論理回路を構成する半導体集積
回路において、ゲート基本セル上に配置ｌｔａれろ機能
ブロックが金属配線によって褒続された等価な出力端子
を複数個有していることを特長とする。
次Ｇて、本発明について図面ヲ診照して説明する。
第１図は本発明の一笑施例の機能ブロックのレイアクト
図でめる。第２図と共通な個所は同一番号記号で示して
いる。第２図の従来例と異なる点は、等価な出力端子が
社数個幕保出来るようにレイアウトパターンを変えてい
る点であり、等価出力端子３１Ａ、３１Ｂをアルミ配線
３０にて直接結んでいる点である。
図でめる。第２図と共通な個所は同一番号記号で示して
いる。第２図の従来例と異なる点は、等価な出力端子が
社数個幕保出来るようにレイアウトパターンを変えてい
る点であり、等価出力端子３１Ａ、３１Ｂをアルミ配線
３０にて直接結んでいる点である。
この様にすることにより、等価な出力端子として、コン
タク）３１Ａ、３１Ｂを、動作周波数、負荷容量に応じ
て使用することが出来る。例えは、負荷容％か多い場合
出力端子３１Ａの近傍の格子にスルホール３２Ａを註き
３１Ａと３２Ａの間を第１層アルミ配線で結んでスルホ
ール３２ＡよりＹ方向に第２層アルミ配線３３Ａを配線
し１、又、スルホール３４Ａにおいて第１層配線３５Ａ
を配線して他の機能ブロックの入力端子に接続すると共
に、端子３１Ｂについでも同様な形で他の機能ブロック
の入力端子に接続する。このように負ｉπ」容量を公害
りする形にすることにより各出力端子からの配線の゛１
ａ流゛ｄ度が低減出来る。
タク）３１Ａ、３１Ｂを、動作周波数、負荷容量に応じ
て使用することが出来る。例えは、負荷容％か多い場合
出力端子３１Ａの近傍の格子にスルホール３２Ａを註き
３１Ａと３２Ａの間を第１層アルミ配線で結んでスルホ
ール３２ＡよりＹ方向に第２層アルミ配線３３Ａを配線
し１、又、スルホール３４Ａにおいて第１層配線３５Ａ
を配線して他の機能ブロックの入力端子に接続すると共
に、端子３１Ｂについでも同様な形で他の機能ブロック
の入力端子に接続する。このように負ｉπ」容量を公害
りする形にすることにより各出力端子からの配線の゛１
ａ流゛ｄ度が低減出来る。
以上説明したよう（・ζ本発明は、機能ブロックが金属
配線によって接続きれた等価な出力端子を複数個有する
ことにより、機能ブロックの高速動作℃負荷容量が太き
いときにべ、等価な出力端子を使用し出力信号ラインを
分離することにより、一本の信号ラインに極端ンこ電流
が集中することをなくすことが出来、信号ラインの配線
幅を広げることなく、アルミ配線へのエレクトロマイグ
レーシランの発生ケ防ぐことが出来る効果がある。
配線によって接続きれた等価な出力端子を複数個有する
ことにより、機能ブロックの高速動作℃負荷容量が太き
いときにべ、等価な出力端子を使用し出力信号ラインを
分離することにより、一本の信号ラインに極端ンこ電流
が集中することをなくすことが出来、信号ラインの配線
幅を広げることなく、アルミ配線へのエレクトロマイグ
レーシランの発生ケ防ぐことが出来る効果がある。
第１図は本発明の半導体集積回路の機能ブロックのレイ
アウト図、第２図は従来の機能ブロックのレイアウト図
である。 代理人 弁理士 内 ｒ３． ″１、ｉ ２６Ｂ 牟７ フ 丞２ 区
アウト図、第２図は従来の機能ブロックのレイアウト図
である。 代理人 弁理士 内 ｒ３． ″１、ｉ ２６Ｂ 牟７ フ 丞２ 区
Claims (1)
- 半導体チップ上に複数のゲート基本セルを配列し、該ゲ
ート基本セル間に配線チャンネルを規定した配線領域を
設けておき、配列された前記ゲート基本セルを前記配線
チヤンネル格子に沿って接続することにより、論理回路
を構成する半導体集積回路において、ゲート基本セル上
に配置される機能ブロツクが金属配線によって接続され
た等価な出力端子を複数個有していることを特長とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238765A JPH0797620B2 (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238765A JPH0797620B2 (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298641A true JPS6298641A (ja) | 1987-05-08 |
| JPH0797620B2 JPH0797620B2 (ja) | 1995-10-18 |
Family
ID=17034929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238765A Expired - Lifetime JPH0797620B2 (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797620B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105569A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
| JP2007063019A (ja) * | 2005-08-04 | 2007-03-15 | Ricoh Co Ltd | 自動原稿搬送装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118350A (en) * | 1980-02-21 | 1981-09-17 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
-
1985
- 1985-10-24 JP JP60238765A patent/JPH0797620B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118350A (en) * | 1980-02-21 | 1981-09-17 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105569A (ja) * | 1988-10-14 | 1990-04-18 | Nec Corp | 半導体集積回路装置 |
| JP2007063019A (ja) * | 2005-08-04 | 2007-03-15 | Ricoh Co Ltd | 自動原稿搬送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797620B2 (ja) | 1995-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |