JPH0519989B2 - - Google Patents
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- JPH0519989B2 JPH0519989B2 JP61254315A JP25431586A JPH0519989B2 JP H0519989 B2 JPH0519989 B2 JP H0519989B2 JP 61254315 A JP61254315 A JP 61254315A JP 25431586 A JP25431586 A JP 25431586A JP H0519989 B2 JPH0519989 B2 JP H0519989B2
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- circuit
- chip
- buffer circuit
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- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000009795 derivation Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に周辺バツ
フアー回路の導出部とパツト間の接続手段に関す
る。
フアー回路の導出部とパツト間の接続手段に関す
る。
従来の論理回路を備えた半導体集積回路は、第
4図に示すように、内部論理回路69に対して外
部への信号導出機能を有するバツフアー回路45
〜59がチツプの周辺に配列されており、各バツ
フアー回路45〜59に対応してワイヤーボンデ
イング用のパツド57〜68はそれぞれ1個のみ
設けられており、しかもそれらのパツド57〜6
8はチツプの周辺に沿つて一列に配列されてい
た。
4図に示すように、内部論理回路69に対して外
部への信号導出機能を有するバツフアー回路45
〜59がチツプの周辺に配列されており、各バツ
フアー回路45〜59に対応してワイヤーボンデ
イング用のパツド57〜68はそれぞれ1個のみ
設けられており、しかもそれらのパツド57〜6
8はチツプの周辺に沿つて一列に配列されてい
た。
かかる従来の半導体集積回路の配置方法では、
特に同一機能のバツフアー回路が繰り返し周辺に
配列されるゲートアレイセルや、スタンダードセ
ルでは、一個のバツフアー回路から取り出せる信
号数は1個のみであるため、導出可能な総信号数
がチツプサイズによつて制約を受けるという欠点
があつた。又逆に取り出す信号数を多くすると多
数のバツフアー回路を必要とし、チツプサイズの
小型化が達成できない。
特に同一機能のバツフアー回路が繰り返し周辺に
配列されるゲートアレイセルや、スタンダードセ
ルでは、一個のバツフアー回路から取り出せる信
号数は1個のみであるため、導出可能な総信号数
がチツプサイズによつて制約を受けるという欠点
があつた。又逆に取り出す信号数を多くすると多
数のバツフアー回路を必要とし、チツプサイズの
小型化が達成できない。
本発明の目的はチツプサイズを大きくすること
なく入出力の数を多くできる半導体集積回路を得
ることにある。
なく入出力の数を多くできる半導体集積回路を得
ることにある。
本発明によれば、ゲートアレイやスタンダード
セルのような内部論理回路部分とその信号を外部
に導出するためのバツフアー回路を有する半導体
集積回路において、少くとも一つのバツフアー回
路には少くとも2個以上のワイヤボンデイングパ
ツドが対応して設けられしかも、それらのワイヤ
ボンデイングパツドの配置はチツプ周辺に沿つて
隣合わないようにされている。
セルのような内部論理回路部分とその信号を外部
に導出するためのバツフアー回路を有する半導体
集積回路において、少くとも一つのバツフアー回
路には少くとも2個以上のワイヤボンデイングパ
ツドが対応して設けられしかも、それらのワイヤ
ボンデイングパツドの配置はチツプ周辺に沿つて
隣合わないようにされている。
本発明によれば、1つのバツフアー回路から複
数のボンデイングパツドが取り出されそのうちの
1個のボンデイングパツドのみがチツプの周辺に
沿つて配置されるため、チツプの周辺長を短かく
抑えてボンデイングパツドの数を増やすことがで
きる。
数のボンデイングパツドが取り出されそのうちの
1個のボンデイングパツドのみがチツプの周辺に
沿つて配置されるため、チツプの周辺長を短かく
抑えてボンデイングパツドの数を増やすことがで
きる。
次に、本発明について図面を参照して説明す
る。
る。
第1図は本発明の一実施例で、周辺バツフアー
回路の所定のもの、例えば入出力兼用のバツフア
ー回路は、信号入力のためのボンデイングパツド
と信号導出のためのボンデイングパツドとの2個
のボンデイングパツドを有している半導体集積回
路である。すなわち、半導体チツプ3上に内部回
路1と周辺バツフアー部2とを有しており、周辺
バツフアー部には入出力兼用のバツフアー回路4
〜11を有しており、各バツフアー回路にはボン
デイング線12を接続するためのボンデイングパ
ツド13〜28が2個づつ設けられている。これ
ら対になつているボンデイングパツドの一方はチ
ツプ3の周辺に配置され、他方は内側に配置され
ている。
回路の所定のもの、例えば入出力兼用のバツフア
ー回路は、信号入力のためのボンデイングパツド
と信号導出のためのボンデイングパツドとの2個
のボンデイングパツドを有している半導体集積回
路である。すなわち、半導体チツプ3上に内部回
路1と周辺バツフアー部2とを有しており、周辺
バツフアー部には入出力兼用のバツフアー回路4
〜11を有しており、各バツフアー回路にはボン
デイング線12を接続するためのボンデイングパ
ツド13〜28が2個づつ設けられている。これ
ら対になつているボンデイングパツドの一方はチ
ツプ3の周辺に配置され、他方は内側に配置され
ている。
バツフアー回路4〜11は入出力兼用バツフア
ーのように2つの機能を有しているものが選ば
れ、それぞれの信号はそれぞれのボンデイングパ
ツドからボンデイング線12を介して外部と接続
されている。この外に時系列的に異なる2つの入
力信号又は出力信号を扱うバツフア回路であつて
も良い。列上で隣接するボンデイングパツドは一
般にパツドピツチの固有の設計基準の限界までつ
めて配列されるため、ボンデイングパツド21〜
28をボンデイングパツド13〜20と同じ列上
でチツプ周辺に沿つて一列に配列しようとする
と、長い周囲長を必要とし、チツプ面積はそれだ
け増大することになる。しかるに本発明によれ
ば、一列に配置されるボンデイングパツドの数が
減るためチツプ面積が徒らに増大することはな
い。
ーのように2つの機能を有しているものが選ば
れ、それぞれの信号はそれぞれのボンデイングパ
ツドからボンデイング線12を介して外部と接続
されている。この外に時系列的に異なる2つの入
力信号又は出力信号を扱うバツフア回路であつて
も良い。列上で隣接するボンデイングパツドは一
般にパツドピツチの固有の設計基準の限界までつ
めて配列されるため、ボンデイングパツド21〜
28をボンデイングパツド13〜20と同じ列上
でチツプ周辺に沿つて一列に配列しようとする
と、長い周囲長を必要とし、チツプ面積はそれだ
け増大することになる。しかるに本発明によれ
ば、一列に配置されるボンデイングパツドの数が
減るためチツプ面積が徒らに増大することはな
い。
第2図は、第1図に使用されている入出力バツ
フアー回路4〜11の内部構成列を示すものであ
る。半導体集積論理回路に使用されるバツフアー
回路は一般に入力バツフアー回路と出力バツフア
ー回路と双方向バツフアー回路とに大別される
が、ゲートアレイ等のセミカスタムLSIでは、設
計時間短縮のために予め準備されたバツフアー回
路をブロツクとして使用するため、1つのバツフ
アー回路でこれらの機能のすべてを実現できる構
成となつている。しかるに従来は、1つのバツフ
アー回路に複数のボンデイングパツドを設けて
も、それは全てチツプ周辺で同じ列に配列されて
いた。また、従来のため個々のバツフアー回路は
入力・出力、双方向の3つのバツフアー機能のう
ち単一の機能しか発揮できなかつた。しかるに本
発明によれば、第2図に示すように各バツフアー
回路は入力バツフアー部31と出力バツフアー部
32と入力バツフアー部33とが組合わせられて
おり、これらの相互配線により2種類以上の機能
を使用することが可能となる。
フアー回路4〜11の内部構成列を示すものであ
る。半導体集積論理回路に使用されるバツフアー
回路は一般に入力バツフアー回路と出力バツフア
ー回路と双方向バツフアー回路とに大別される
が、ゲートアレイ等のセミカスタムLSIでは、設
計時間短縮のために予め準備されたバツフアー回
路をブロツクとして使用するため、1つのバツフ
アー回路でこれらの機能のすべてを実現できる構
成となつている。しかるに従来は、1つのバツフ
アー回路に複数のボンデイングパツドを設けて
も、それは全てチツプ周辺で同じ列に配列されて
いた。また、従来のため個々のバツフアー回路は
入力・出力、双方向の3つのバツフアー機能のう
ち単一の機能しか発揮できなかつた。しかるに本
発明によれば、第2図に示すように各バツフアー
回路は入力バツフアー部31と出力バツフアー部
32と入力バツフアー部33とが組合わせられて
おり、これらの相互配線により2種類以上の機能
を使用することが可能となる。
第3図は本発明の他の実施例を示す。本実施例
では複数の機能を有するバツフア回路35,37
は単一の機能を有するバツフア回路36と形状を
違え、バツフアー回路35,37の各2つのボン
デイングパツド38,40,41,42の一方は
チツプ周辺に配置し、他方は内側に配置してい
る。
では複数の機能を有するバツフア回路35,37
は単一の機能を有するバツフア回路36と形状を
違え、バツフアー回路35,37の各2つのボン
デイングパツド38,40,41,42の一方は
チツプ周辺に配置し、他方は内側に配置してい
る。
単一の機能を有するバツフアー回路36は面積
も小さく、2種類の機能を有するバツフアー回路
35は面積が大きくしかもボンデイングパツドを
2個必要としている。このため、バツフアー回路
35,36をL字型として内側のボンデイングパ
ツド41,42をボンデイングパツド38,39
からズラして配置することにより、バツフアー回
路35,36のチツプ内側への占有面積の広がり
を抑えている。これによつて、バツフアー部の面
積利用効率の最適化がはかれる。
も小さく、2種類の機能を有するバツフアー回路
35は面積が大きくしかもボンデイングパツドを
2個必要としている。このため、バツフアー回路
35,36をL字型として内側のボンデイングパ
ツド41,42をボンデイングパツド38,39
からズラして配置することにより、バツフアー回
路35,36のチツプ内側への占有面積の広がり
を抑えている。これによつて、バツフアー部の面
積利用効率の最適化がはかれる。
以上説明したように、本発明は、半導体集積回
路の周辺バツフアー回路の所定のものに対応した
複数のパツドをチツプ辺に沿わない位置に配置す
ることにより、チツプ面積の増大を抑えて多数の
信号を導出できる効果がある。
路の周辺バツフアー回路の所定のものに対応した
複数のパツドをチツプ辺に沿わない位置に配置す
ることにより、チツプ面積の増大を抑えて多数の
信号を導出できる効果がある。
第1図は本発明の一実施例を示す部分平面図、
第2図は第1図の一実施例で使用されるバツフア
ー回路の内部構成例を示すブロツク図である。第
3図は本発明の他の実施例を示す部分平面図であ
る。第4図は従来方式でなるの半導体集積回路の
バツフアー回路部およびパツド部分を示す部分平
面図である。 1,43,69……内部論理回路、2,34,
44……周辺バツフアー部、13〜20,21〜
28,29,30,38〜42,57〜68……
ボンデイングパツド、4〜11,35〜37,4
5〜56……バツフアー回路。
第2図は第1図の一実施例で使用されるバツフア
ー回路の内部構成例を示すブロツク図である。第
3図は本発明の他の実施例を示す部分平面図であ
る。第4図は従来方式でなるの半導体集積回路の
バツフアー回路部およびパツド部分を示す部分平
面図である。 1,43,69……内部論理回路、2,34,
44……周辺バツフアー部、13〜20,21〜
28,29,30,38〜42,57〜68……
ボンデイングパツド、4〜11,35〜37,4
5〜56……バツフアー回路。
Claims (1)
- 1 半導体チツプと、該半導体チツプに形成され
た内部論理回路と、該内部論理回路の周辺に配置
されたバツフアー回路とを有し、前記バツフア回
路の所定のものには複数のボンデイングパツトが
前記半導体チツプの周辺に該周辺沿つては隣接し
ないように設けられていることを特徴とする半導
体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61254315A JPS63108733A (ja) | 1986-10-24 | 1986-10-24 | 半導体集積回路 |
US07/113,831 US4947233A (en) | 1986-10-24 | 1987-10-26 | Semi-custom LSI having input/output cells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61254315A JPS63108733A (ja) | 1986-10-24 | 1986-10-24 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63108733A JPS63108733A (ja) | 1988-05-13 |
JPH0519989B2 true JPH0519989B2 (ja) | 1993-03-18 |
Family
ID=17263289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61254315A Granted JPS63108733A (ja) | 1986-10-24 | 1986-10-24 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4947233A (ja) |
JP (1) | JPS63108733A (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5162893A (en) * | 1988-05-23 | 1992-11-10 | Fujitsu Limited | Semiconductor integrated circuit device with an enlarged internal logic circuit area |
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