JPH0555900A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0555900A JPH0555900A JP3237216A JP23721691A JPH0555900A JP H0555900 A JPH0555900 A JP H0555900A JP 3237216 A JP3237216 A JP 3237216A JP 23721691 A JP23721691 A JP 23721691A JP H0555900 A JPH0555900 A JP H0555900A
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- Japan
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- power supply
- input
- transistor
- trs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【目的】 DC電流を消費することなく高速動作が可能
なレベル変換回路を提供する。 【構成】 第1の導電型MOSトランジスタTr3(T
r4)と第2の導電型MOSトランジスタTr1(Tr
2)とからなるCMOS構成のインバータ1、2を用い
て、フリップフロップを基本形とするレベル変換回路を
構成し、上記各インバータ1、2の電源側から入力信号
Vin,VinBを供給するようになすとともに、出力
Vout,VoutBを上記第1の導電型MOSトラン
ジスタTr3(Tr4)と第2の導電型MOSトランジ
スタTr1(Tr2)との接続点から取り出すように
し、かつ電圧固定側の電源に接続されるトランジスタT
r1(Tr2)の電流駆動能力を、上記信号入力側のト
ランジスタTr3(Tr4)の電流駆動能力よりも十分
に小さくする。
なレベル変換回路を提供する。 【構成】 第1の導電型MOSトランジスタTr3(T
r4)と第2の導電型MOSトランジスタTr1(Tr
2)とからなるCMOS構成のインバータ1、2を用い
て、フリップフロップを基本形とするレベル変換回路を
構成し、上記各インバータ1、2の電源側から入力信号
Vin,VinBを供給するようになすとともに、出力
Vout,VoutBを上記第1の導電型MOSトラン
ジスタTr3(Tr4)と第2の導電型MOSトランジ
スタTr1(Tr2)との接続点から取り出すように
し、かつ電圧固定側の電源に接続されるトランジスタT
r1(Tr2)の電流駆動能力を、上記信号入力側のト
ランジスタTr3(Tr4)の電流駆動能力よりも十分
に小さくする。
Description
【0001】
【産業上の利用分野】本発明はレベル変換回路に係わ
り、特に、消費電流を増大させることなく高速動作を行
うようにするものに用いて好適なものである。
り、特に、消費電流を増大させることなく高速動作を行
うようにするものに用いて好適なものである。
【0002】
【従来の技術】例えば、ECLレベル等のように、小さ
い電圧振幅の信号を増幅して大振幅の信号に変換するた
めに、従来よりレベル変換回路が用いられている。図8
および図9は、従来より用いられているレベル変換回路
の一例を示している。これらのレベル変換回路におい
て、図8はフリップフロップを使った例を示し、図9は
カレントミラーを使った例を示している。
い電圧振幅の信号を増幅して大振幅の信号に変換するた
めに、従来よりレベル変換回路が用いられている。図8
および図9は、従来より用いられているレベル変換回路
の一例を示している。これらのレベル変換回路におい
て、図8はフリップフロップを使った例を示し、図9は
カレントミラーを使った例を示している。
【0003】
【発明が解決しようとする課題】図8および図9に示し
たレベル変換回路は、出力負荷の駆動能力を高めるため
には、使用している素子の電流駆動能力を大きくする必
要がある。しかしながら、これらのレベル変換回路には
DC電流が流れるので、駆動能力を高めるとDC消費電
流が増加してしまう。したがって、従来のレベル変換回
路の場合には、スピードがDC消費電流とのトレードオ
フによって決まってしまう問題があった。本発明は上述
の問題点に鑑み、DC電流を消費することなく高速化が
可能なレベル変換回路を提供できるようにすることを目
的とする。
たレベル変換回路は、出力負荷の駆動能力を高めるため
には、使用している素子の電流駆動能力を大きくする必
要がある。しかしながら、これらのレベル変換回路には
DC電流が流れるので、駆動能力を高めるとDC消費電
流が増加してしまう。したがって、従来のレベル変換回
路の場合には、スピードがDC消費電流とのトレードオ
フによって決まってしまう問題があった。本発明は上述
の問題点に鑑み、DC電流を消費することなく高速化が
可能なレベル変換回路を提供できるようにすることを目
的とする。
【0004】
【課題を解決するための手段】本発明のレベル変換回路
は、第1の導電型MOSトランジスタと第2の導電型M
OSトランジスタとからなるCMOSトランジスタによ
ってそれぞれ構成される第1のインバータおよび第2の
インバータを具備し、上記各インバータの電源側から入
力信号を供給するようになすとともに、出力を上記第1
の導電型MOSトランジスタと第2の導電型MOSトラ
ンジスタとの接続点から取り出すようにし、かつ上記入
力信号が供給される電源側に接続されるトランジスタの
電流駆動能力を大きくし、電圧固定側の電源に接続され
るトランジスタの電流駆動能力を上記信号入力側のトラ
ンジスタと比較して充分に小さくしている。また、本発
明の他の特徴とするところは、第1の導電型MOSトラ
ンジスタと第2の導電型MOSトランジスタとからなる
CMOSトランジスタによってそれぞれ構成される第1
のインバータおよび第2のインバータを具備し、上記各
インバータの電源側から入力信号を供給するようになす
とともに、出力を上記第1の導電型MOSトランジスタ
と第2の導電型MOSトランジスタとの接続点から取り
出すようにし、かつ上記出力の取り出し点と上記固定電
源側に接続されるトランジスタとの間に、上記固定電源
側に接続されるトランジスタの電流能力を調整するため
のMOSトランジスタを介設している。
は、第1の導電型MOSトランジスタと第2の導電型M
OSトランジスタとからなるCMOSトランジスタによ
ってそれぞれ構成される第1のインバータおよび第2の
インバータを具備し、上記各インバータの電源側から入
力信号を供給するようになすとともに、出力を上記第1
の導電型MOSトランジスタと第2の導電型MOSトラ
ンジスタとの接続点から取り出すようにし、かつ上記入
力信号が供給される電源側に接続されるトランジスタの
電流駆動能力を大きくし、電圧固定側の電源に接続され
るトランジスタの電流駆動能力を上記信号入力側のトラ
ンジスタと比較して充分に小さくしている。また、本発
明の他の特徴とするところは、第1の導電型MOSトラ
ンジスタと第2の導電型MOSトランジスタとからなる
CMOSトランジスタによってそれぞれ構成される第1
のインバータおよび第2のインバータを具備し、上記各
インバータの電源側から入力信号を供給するようになす
とともに、出力を上記第1の導電型MOSトランジスタ
と第2の導電型MOSトランジスタとの接続点から取り
出すようにし、かつ上記出力の取り出し点と上記固定電
源側に接続されるトランジスタとの間に、上記固定電源
側に接続されるトランジスタの電流能力を調整するため
のMOSトランジスタを介設している。
【0005】
【作用】固定電源側に接続されるMOSトランジスタの
電流駆動能力を、入力信号が供給される電源側に接続さ
れるトランジスタの電流駆動能力に比べて十分に小さく
することにより、レベル変換回路の入力しきい値が上記
入力信号が供給される電源側に接続されるトランジスタ
の入力しきい値分だけ下がり、入力信号の僅かな変化で
安定点が移動することとなり、小さな入力振幅が大きな
出力振幅にレベル変換される。
電流駆動能力を、入力信号が供給される電源側に接続さ
れるトランジスタの電流駆動能力に比べて十分に小さく
することにより、レベル変換回路の入力しきい値が上記
入力信号が供給される電源側に接続されるトランジスタ
の入力しきい値分だけ下がり、入力信号の僅かな変化で
安定点が移動することとなり、小さな入力振幅が大きな
出力振幅にレベル変換される。
【0006】
【実施例】図1は本発明のレベル変換回路の一実施例を
示し、図1の(A)は回路図、図1の(B)は構成図で
ある。図1の(A)から明らかなように、本実施例のレ
ベル変換回路はCMOSインバータから構成されるフリ
ップフロップを基本としている。
示し、図1の(A)は回路図、図1の(B)は構成図で
ある。図1の(A)から明らかなように、本実施例のレ
ベル変換回路はCMOSインバータから構成されるフリ
ップフロップを基本としている。
【0007】すなわち、第1のCMOSインバータ1は
nMOSトランジスタTr1、pMOSトランジスタT
r3よりなるCMOSインバータを基本とし、これらの
nMOSトランジスタTr1とpMOSトランジスタT
r3との間に、nMOSトランジスタTr5を介設して
構成されている。一方、第2のCMOSインバータ2
は、nMOSトランジスタTr2およびpMOSトラン
ジスタTr4よりなるCMOSインバータを基本とし、
これらのnMOSトランジスタTr2とpMOSトラン
ジスタTr4との間に、nMOSトランジスタTr6を
介設して構成されている。
nMOSトランジスタTr1、pMOSトランジスタT
r3よりなるCMOSインバータを基本とし、これらの
nMOSトランジスタTr1とpMOSトランジスタT
r3との間に、nMOSトランジスタTr5を介設して
構成されている。一方、第2のCMOSインバータ2
は、nMOSトランジスタTr2およびpMOSトラン
ジスタTr4よりなるCMOSインバータを基本とし、
これらのnMOSトランジスタTr2とpMOSトラン
ジスタTr4との間に、nMOSトランジスタTr6を
介設して構成されている。
【0008】これらのCMOSインバータに介設されて
いる各トランジスタTr5、Tr6は、インバータを流
れる貫通電流を制限するために設けられているものであ
り、CMOSインバータを構成する各トランジスタTr
1、Tr2、Tr3、Tr4は、介設されているトラン
ジスタTr5、Tr6よりも充分に大きな駆動能力を持
ったMOSトランジスタが用いられている。
いる各トランジスタTr5、Tr6は、インバータを流
れる貫通電流を制限するために設けられているものであ
り、CMOSインバータを構成する各トランジスタTr
1、Tr2、Tr3、Tr4は、介設されているトラン
ジスタTr5、Tr6よりも充分に大きな駆動能力を持
ったMOSトランジスタが用いられている。
【0009】図2は、フリップフロップを構成するイン
バータを示しており、図2の(A)は構成図、(B)は
回路図をそれぞれ示している。また、図3はインバータ
の入出力特性を示している。図2のインバータの入力し
きい値は、およそVin−Vthp(Vthp=pMO
SトランジスタのVth)となる。このインバータを用
いてフリップフロップを構成した場合、Vin=Vin
Bの時のバタフライプロットは、図4の特性図に示すよ
うになる。図4から明らかなように、Vin=VinB
の時には安定点が二つあり、データはラッチされる。
バータを示しており、図2の(A)は構成図、(B)は
回路図をそれぞれ示している。また、図3はインバータ
の入出力特性を示している。図2のインバータの入力し
きい値は、およそVin−Vthp(Vthp=pMO
SトランジスタのVth)となる。このインバータを用
いてフリップフロップを構成した場合、Vin=Vin
Bの時のバタフライプロットは、図4の特性図に示すよ
うになる。図4から明らかなように、Vin=VinB
の時には安定点が二つあり、データはラッチされる。
【0010】ところが、図5の特性図に示すようにVi
n=VinB+Vthp+αとなると、安定点は一つに
なり、出力はその安定点に移動する。したがって、この
場合は入力振幅Vthp+αが、出力振幅Vin+αに
レベル変換されたことになる。なお、データを反転させ
るときには、VinB=Vin+Vthp+αとすれば
よい。
n=VinB+Vthp+αとなると、安定点は一つに
なり、出力はその安定点に移動する。したがって、この
場合は入力振幅Vthp+αが、出力振幅Vin+αに
レベル変換されたことになる。なお、データを反転させ
るときには、VinB=Vin+Vthp+αとすれば
よい。
【0011】図6は、本実施例のレベル変換回路のレベ
ル変換動作を示す波形図である。図6において、実線の
特性曲線(a)はVinを示し、破線の特性曲線(b)
はVoutを示している。また、一点鎖線の特性曲線
(c)はVinBを示し、二点鎖線の特性曲線(d)は
VoutBを示している。図6から明らかなように、本
実施例のレベル変換回路は1.4V程度の入力振幅が5
Vの出力振幅にレベル変換されることが判る。
ル変換動作を示す波形図である。図6において、実線の
特性曲線(a)はVinを示し、破線の特性曲線(b)
はVoutを示している。また、一点鎖線の特性曲線
(c)はVinBを示し、二点鎖線の特性曲線(d)は
VoutBを示している。図6から明らかなように、本
実施例のレベル変換回路は1.4V程度の入力振幅が5
Vの出力振幅にレベル変換されることが判る。
【0012】上記したようにしてレベル変換が行われる
ので、本実施例のレベル変換回路は次のような特性を有
する。すなわち、DC消費電流が流れない。各々の
トランジスタ素子の電流駆動能力を大きくすることによ
り、次段の出力駆動能力を上げることができ、DC電流
を気にせずに高速化が可能である。ただし、入力振幅
はVthp以上必要であり、入力感度はVthp以下に
はできない。出力振幅は、入力電圧レベルVin,V
inBからGNDまでフルスイングする。
ので、本実施例のレベル変換回路は次のような特性を有
する。すなわち、DC消費電流が流れない。各々の
トランジスタ素子の電流駆動能力を大きくすることによ
り、次段の出力駆動能力を上げることができ、DC電流
を気にせずに高速化が可能である。ただし、入力振幅
はVthp以上必要であり、入力感度はVthp以下に
はできない。出力振幅は、入力電圧レベルVin,V
inBからGNDまでフルスイングする。
【0013】図7は、プルアップのpMOSトランジス
タTr3、Tr4にバイポーラトランジスタQ1,Q2
を付加して出力駆動能力を増加させた回路を示してい
る。すなわち、図1に示した回路のようにバイポーラト
ランジスタQ1,Q2が付加されていない回路では、出
力のプルアップを高速化するためにはpMOSトランジ
スタTr3、Tr4のサイズをかなり大きくする必要が
ある。しかし、図7の回路のように、バイポーラトラン
ジスタQ1,Q2を付加することによって、pMOSト
ランジスタTr3、Tr4のサイズを大きくすることな
く高速化が可能になる。
タTr3、Tr4にバイポーラトランジスタQ1,Q2
を付加して出力駆動能力を増加させた回路を示してい
る。すなわち、図1に示した回路のようにバイポーラト
ランジスタQ1,Q2が付加されていない回路では、出
力のプルアップを高速化するためにはpMOSトランジ
スタTr3、Tr4のサイズをかなり大きくする必要が
ある。しかし、図7の回路のように、バイポーラトラン
ジスタQ1,Q2を付加することによって、pMOSト
ランジスタTr3、Tr4のサイズを大きくすることな
く高速化が可能になる。
【0014】
【発明の効果】本発明は上述したように、第1の導電型
MOSトランジスタと第2の導電型MOSトランジスタ
とからなるCMOSトランジスタによって構成される第
1のインバータおよび第2のインバータを用いて、フリ
ップフロップを基本形とするレベル変換回路を構成し、
上記各インバータの電源側から入力信号を供給するよう
になすとともに、出力を上記第1の導電型MOSトラン
ジスタと第2の導電型MOSトランジスタとの接続点か
ら取り出すようにし、かつ上記入力信号が供給される電
源側に接続されるトランジスタの電流駆動能力を大きく
し、電圧固定側の電源に接続されるトランジスタの電流
駆動能力を上記信号入力側のトランジスタよりも小さく
したので、上記入力信号が供給される電源側に接続され
るトランジスタの入力しきい値分だけレベル変換回路の
入力しきい値が下がり、入力信号の僅かな変化で安定点
を移動させることができる。したがって、小さな入力振
幅を大きな出力振幅に変換するためのレベルシフトを、
DC電流を消費することなく行うことができ、消費電流
を気にすることなく高速化を可能にする。
MOSトランジスタと第2の導電型MOSトランジスタ
とからなるCMOSトランジスタによって構成される第
1のインバータおよび第2のインバータを用いて、フリ
ップフロップを基本形とするレベル変換回路を構成し、
上記各インバータの電源側から入力信号を供給するよう
になすとともに、出力を上記第1の導電型MOSトラン
ジスタと第2の導電型MOSトランジスタとの接続点か
ら取り出すようにし、かつ上記入力信号が供給される電
源側に接続されるトランジスタの電流駆動能力を大きく
し、電圧固定側の電源に接続されるトランジスタの電流
駆動能力を上記信号入力側のトランジスタよりも小さく
したので、上記入力信号が供給される電源側に接続され
るトランジスタの入力しきい値分だけレベル変換回路の
入力しきい値が下がり、入力信号の僅かな変化で安定点
を移動させることができる。したがって、小さな入力振
幅を大きな出力振幅に変換するためのレベルシフトを、
DC電流を消費することなく行うことができ、消費電流
を気にすることなく高速化を可能にする。
【図1】本発明の一実施例を示すレベル変換回路の回路
図および構成図である。
図および構成図である。
【図2】インバータ構成図および回路図である。
【図3】インバータの入出力特性図である。
【図4】Vin=VinBの時のバタフライプロットを
示す特性図である。
示す特性図である。
【図5】Vin=VinB+Vthp+αの時のバタフ
ライプロットを示す特性図である。
ライプロットを示す特性図である。
【図6】図1の回路動作を示す波形図である。
【図7】本発明の応用例を示す回路図である。
【図8】従来例を示し、フリップフロップを用いたレベ
ル変換回路図である。
ル変換回路図である。
【図9】従来例を示し、カレントミラーを用いたレベル
変換回路図である。
変換回路図である。
1 第1のCMOSインバータ 2 第2のCMOSインバータ Vin 入力信号 VinB 反転入力信号 Vout 出力信号 VoutB 反転出力信号 Vthp pMOSトランジスタのしきい値
Claims (2)
- 【請求項1】 第1の導電型MOSトランジスタと第2
の導電型MOSトランジスタとからなるCMOSトラン
ジスタによってそれぞれ構成される第1のインバータお
よび第2のインバータを具備し、 上記各インバータの電源側から入力信号を供給するよう
になすとともに、出力を上記第1の導電型MOSトラン
ジスタと第2の導電型MOSトランジスタとの接続点か
ら取り出すようにし、かつ上記入力信号が供給される電
源側に接続されるトランジスタの電流駆動能力を大きく
し、電圧固定側の電源に接続されるトランジスタの電流
駆動能力を上記信号入力側のトランジスタと比較して充
分に小さくしたことを特徴とするレベル変換回路。 - 【請求項2】 第1の導電型MOSトランジスタと第2
の導電型MOSトランジスタとからなるCMOSトラン
ジスタによってそれぞれ構成される第1のインバータお
よび第2のインバータを具備し、 上記各インバータの電源側から入力信号を供給するよう
になすとともに、出力を上記第1の導電型MOSトラン
ジスタと第2の導電型MOSトランジスタとの接続点か
ら取り出すようにし、かつ上記出力の取り出し点と上記
固定電源側に接続されるトランジスタとの間に、上記固
定電源側に接続されるトランジスタの電流能力を調整す
るためのMOSトランジスタを介設したことを特徴とす
るレベル変換回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03237216A JP3079675B2 (ja) | 1991-08-22 | 1991-08-22 | レベル変換回路 |
US07/930,247 US5311075A (en) | 1991-08-22 | 1992-08-13 | Level shifting CMOS integrated circuits |
KR1019920014949A KR930005369A (ko) | 1991-08-22 | 1992-08-20 | 레벨변환회로 |
EP92114346A EP0529545B1 (en) | 1991-08-22 | 1992-08-21 | Level shifting CMOS integrated circuits |
DE69221407T DE69221407T2 (de) | 1991-08-22 | 1992-08-21 | Integrierte CMOS-Pegelverschiebungsschaltungen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03237216A JP3079675B2 (ja) | 1991-08-22 | 1991-08-22 | レベル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0555900A true JPH0555900A (ja) | 1993-03-05 |
JP3079675B2 JP3079675B2 (ja) | 2000-08-21 |
Family
ID=17012105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03237216A Expired - Lifetime JP3079675B2 (ja) | 1991-08-22 | 1991-08-22 | レベル変換回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5311075A (ja) |
EP (1) | EP0529545B1 (ja) |
JP (1) | JP3079675B2 (ja) |
KR (1) | KR930005369A (ja) |
DE (1) | DE69221407T2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005033452A (ja) * | 2003-07-11 | 2005-02-03 | Oki Electric Ind Co Ltd | レベルシフト回路 |
KR100635084B1 (ko) * | 1997-07-17 | 2007-01-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치및그의구동회로 |
JP2008067224A (ja) * | 2006-09-08 | 2008-03-21 | Fuji Electric Device Technology Co Ltd | レベルシフト回路及びdc−dcコンバータ |
Families Citing this family (6)
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---|---|---|---|---|
US5422523A (en) * | 1992-11-09 | 1995-06-06 | Intel Corporation | Apparatus for translating logic signal levels from 3.3 volts to 5 volts |
US5410267A (en) * | 1993-09-24 | 1995-04-25 | Intel Corporation | 3.3 V to 5 V supply interface buffer |
KR0158110B1 (ko) * | 1994-01-14 | 1999-02-01 | 김광호 | 반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼 |
JP3234732B2 (ja) * | 1995-01-09 | 2001-12-04 | 株式会社東芝 | レベル変換回路 |
GB9920172D0 (en) * | 1999-08-25 | 1999-10-27 | Sgs Thomson Microelectronics | Cmos switching cicuitry |
GB9926070D0 (en) | 1999-11-03 | 2000-01-12 | Sgs Thomson Microelectronics | Complementary logic circuit |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4716312A (en) * | 1985-05-07 | 1987-12-29 | California Institute Of Technology | CMOS logic circuit |
US4672243A (en) * | 1985-05-28 | 1987-06-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | Zero standby current TTL to CMOS input buffer |
US4845381A (en) * | 1987-10-01 | 1989-07-04 | Vlsi Technology, Inc. | Voltage level shifting circuit |
US4932002A (en) * | 1988-09-30 | 1990-06-05 | Texas Instruments, Incorporated | Bit line latch sense amp |
JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
GB8917835D0 (en) * | 1989-08-04 | 1989-09-20 | Inmos Ltd | Current sensing amplifier for a memory |
US5103121A (en) * | 1990-04-02 | 1992-04-07 | National Semiconductor Corporation | Input buffer regenerative latch for ecl levels |
-
1991
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