JP3113596B2 - パルス受信機 - Google Patents
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Description
し、特に、高速のパルス受信機に関する。
ランジスタ(CMOS)のような総称的プロセスの使用
によってその中核機能が簡単に実現される、例えばSO
NET/ATMトランシーバ(送受信機)等のトランシ
ーバとの互換性を得るためには、CMOSを使用した高
速パルス(データ)受信機を実現することが有用である
と考えられる。以下、電界効果トランジスタをFETと
いう。
MOSを実現したトランシーバへの入力信号を、差動モ
ードにおける疑似エミッタ結合論理(以下、PECLと
いう。)信号レベル上にありかつ出力信号をCMOS回
路に供給する入力信号と結合できれば有用である。今ま
では、これはBiCMOSのような高価な技術を使用し
なければ実行できなかった。BiCMOSは、従来の電
流モード論理(以下、CMLという。)構造を使用する
ために、一般にCMOSよりもより多くの電力を消費す
ることが知られている。この技術を使用すると、出力信
号の必要条件とも相まって、受信機のデジタル回路の製
造工程が必要以上に高度に複雑化される。
に対する差動を実行しなければならず(設計者がデジタ
ルコア全体を介して差動論理体系の使用を意図していな
い場合)、また出力信号のデューティーサイクル変形が
問題となる。
来技術に比較して受信機の製造工程が簡単であって、C
MOSを実現したトランシーバへの入力信号を、差動モ
ードにおけるPECL信号レベル上にありかつ出力信号
をCMOS回路に供給する入力信号と結合できるパルス
受信機を提供することにある。
載のパルス受信機は、(a)5Vの電源(ECL)電圧
レールとECL接地(AGND)との間に接続され、1
対のパルス入力信号IN及びINBを受信し、1対の第
1のパルス信号を出力する1対の相補対称型金属酸化膜
半導体(CMOS)共通ゲート増幅器と、(b)上記第
1のパルス信号を歪ませて、ハイ論理レベル間隔よりも
長いロー論理レベル間隔を有するデューティーサイクル
を有する変換器からの複数の第2のパルス信号を発生す
るCMOS手段と、(c)CMOS素子で形成される回
路と互換性のある論理レベルにおいて、上記共通ゲート
増幅器からの上記複数の第2の出力信号を受信してラッ
チするCMOSラッチと、(d)VDD電圧レールとV
SS接地との間に接続され、上記ラッチされた出力信号
を受信するCMOSダブルツーシングルエンド変換器
と、(e)上記変換器からの、VDD及び接地を基準と
する出力信号を出力する手段とを備えたことを特徴とす
る。
求項1記載のパルス受信機において、上記1対の共通ゲ
ート増幅器の出力端子間に接続されたCMOS差動比較
器と、上記1対のパルス出力信号を受信して上記パルス
出力信号に含まれる共通モード雑音信号を相殺するラッ
チとを備えたことを特徴とする。
請求項1記載のパルス受信機において、上記共通ゲート
増幅器の動作点を、約1.3VのECL電圧レベル以下
に固定する手段を備えたことを特徴とする。
求項1記載のパルス受信機において、マルチプレクサ
と、上記1対の入力信号のうちの一方の入力信号及び上
記出力信号を上記マルチプレクサの各入力に印加する手
段と、上記1対の入力信号のうちの他方の入力信号を上
記マルチプレクサの制御入力に印加する手段と、上記他
方の入力信号がTTLパルス信号であるときに、上記マ
ルチプレクサからのCMOS出力信号を受信し、上記マ
ルチプレクサからのCMOS出力信号を受信する手段と
をさらに備えたことを特徴とする。
請求項4記載のパルス受信機において、上記1対の共通
ゲート増幅器の出力端子間に接続されたCMOS差動比
較器と、上記1対のパルス出力信号を受信して上記パル
ス出力信号に含まれる共通モード雑音信号を相殺するラ
ッチとを備えたことを特徴とする。
は、請求項5記載のパルス受信機において、マルチプレ
クサと、上記1対の入力信号のうちの一方の入力信号及
び上記出力信号を上記マルチプレクサの各入力に印加す
る手段と、上記1対の入力信号のうちの他方の入力信号
を上記マルチプレクサの制御入力に印加する手段と、上
記他方の入力信号がPECLパルス信号であるときに、
上記マルチプレクサからの疑似ECL(PECL)出力
信号を受信する受信手段とをさらに備えたことを特徴と
する。
は、1対の差動パルス信号を受信する1対の入力端子
と、上記1対の差動パルス信号を、上記1対の差動パル
ス信号の各パルスの立ち上がりエッジ間の時間に対応す
るパルス間隔を有する1つの出力パルス信号に変換する
変換手段と、上記出力パルス信号を歪ませて、ハイ論理
レベル間隔よりも長いロー論理レベル間隔を有するデュ
ーティーサイクルを発生する手段とを備えたことを特徴
とする。
求項7記載のパルス受信機において、上記1対の上記パ
ルス信号を、CMOS回路と互換性がある信号レベル
で、上記変換手段に出力するラッチ手段を備えたことを
特徴とする。
請求項8記載のパルス受信機において、受信する手段
は、上記1対の差動パルス信号を受信する複数の共通ゲ
ート増幅器と、上記1対の入力端子を所定の動作点にサ
ーボ制御することにより、上記複数の増幅器が確実に上
記ラッチ手段を駆動するように十分に高い利得を達成さ
せる手段とを備えたことを特徴とする。
請求項9記載のパルス受信機において、上記複数の共通
ゲート増幅器は、他方の導電型の1対の電界効果トラン
ジスタ(FET)と直列に接続された一方の導電型の1
対の電界効果トランジスタ(FET)を備え、上記他方
の1対のFETは能動負荷を形成し、上記パルス受信機
は、電圧基準を備え、上記複数のFETの動作点を固定
する手段を備えたことを特徴とする。
は、請求項9記載のパルス受信機において、上記複数の
動作点を、ECL及びAGND電源を基準として設定す
る手段と、VDD及びVSS電源に変換する手段とを備
えたことを特徴とする。
機は、上記複数の共通ゲート増幅器の動作点をECL以
下の1.3Vに固定する手段を備えたことを特徴とす
る。
機は、1対の入力端子と、上記1対の入力端子のうちの
他方の入力端子における接地電位に対して相対的に、上
記1対の入力端子のうちの一方の入力端子でTTL信号
を受信し、これに応答して、1個の出力信号を複数のC
MOS電圧レベルで出力する手段と、上記1対の入力端
子で差動PECL信号を受信し、これに応答して、1個
のPECL出力信号を出力する手段とを備えたことを特
徴とする。
抵抗及びCMOS素子を備えて構成されたことを特徴と
する。
現され、従来のCMOS論理回路と互換的な信号レベル
で出力し、同時に差動PECL信号レベル又はシングル
エンドTTL出力レベルを有する入力信号を有するシス
テム及び回路である。
り、その出力信号は低いデューティーサイクルの歪みを
有し、広い電源電圧範囲にわたって動作する。入力感度
もまた高い。
金属酸化膜半導体(CMOS)を用いた共通ゲート増幅
器は、5V電圧レールを備えた電源と接地(AGND)
との間に接続され、1対のパルス入力信号INとINB
を受信し、また、1対のパルス出力信号を供給してい
る。CMOSラッチは、CMOS素子で形成された回路
と互換性のある論理レベルにある共通ゲート増幅器から
の出力信号を受信してラッチする。VDD電圧レールと
VSS接地との間には、CMOSダブルツーシングルエ
ンド変換器が接続され、ラッチされた出力信号を受信す
る。別の回路は、変換器から、VDD及び接地を基準と
した出力信号を供給する。
の差動パルス信号を受信するための1対の入力端子と、
上記1対の差動パルス信号を、上記1対の差動パルス信
号の各パルスの立ち上がりエッジ間の時間に対応するパ
ルス間隔を有する1つの出力パルス信号に変換するため
の装置と、出力パルス信号を歪ませてハイ論理レベル間
隔よりも長いロー論理レベル間隔を有するデューティー
サイクルを発生するための装置とを備える。本明細書で
は、2つの信号からなる1対の差動対を、1対の差動信
号という。
とによって、本発明はよりよく理解されるであろう。
る実施形態について説明する。
ルス受信機のブロック図である。図1を参照すれば、変
換器1は入力端子IN及びINBにおいて1対の入力差
動信号を受信し、上記1対の入力差動信号を、デューテ
ィーサイクルが1対の差動パルス信号の各々のパルスの
立ち上がりエッジ間の時間に対応するパルス間隔を有す
るデューティーサイクルを有する1つの出力パルス信号
(シングルエンド)に変換する。当該1つの出力パルス
信号は歪み回路3に印加される。歪み回路3は1つの出
力パルス信号を歪ませて、その出力端子5において、ハ
イ論理レベル間隔よりも長いロー論理レベル間隔を有す
るデューティーサイクルを有する対応する信号を発生し
て出力する。
幅が減少するにつれて、上流の回路は本来デューティー
サイクルの歪みを導入する。過剰なデューティーサイク
ルの歪みは、下流のデジタル回路上にやっかいな制約条
件を生じさせる。もしデューティーサイクルが修復され
ない場合、受信機のフロントエンドからの信号は使用不
能となり、受信機の入力感度が受信機のフロントエンド
ではなく下流側デジタル回路の最小のセットアップ(設
定)及び保留時間、又はクロック信号の最小のパルス幅
によって制限される。上述したダブルエンドからシング
ルエンドへの変換器は、受信機のフロントエンドに導入
されるデューティーサイクルの歪みを修復し、入力感度
を後述する実際の回路である高速差動比較器の最小入力
感度によって決定できることを可能にする。特に、以下
で詳細後述する構造は、デューティーサイクルの最大歪
みを1つのNORゲートの伝搬遅延(又はより詳しく言
えば、ロー論理からハイ論理への遷移による伝搬遅延)
に限定する。
パルス受信機のブロック図である。入力信号IN及びI
NBは、共通ゲート形式で接続された1対のCMOS増
幅器7A及び7Bに印加される。両増幅器7A,7Bの
出力端子は差動比較器9に接続され、差動比較器9の出
力端子は1対のラッチ11の入力端子に接続される。ラ
ッチ11の出力端子はダブルツーシングルエンド変換器
13に接続される。バンドギャップ電圧発生器15は、
両増幅器7A,7Bに電圧を供給し、それらの動作点を
設定している。
のうちの1つの入力信号INは、マルチプレクサ17の
選択制御入力端子に印加される。他方の入力信号INB
はマルチプレクサ17の2つの入力のうちの1つに印加
され、変換器13の出力端子は他方の入力端子に接続さ
れる。当該回路からの出力信号は、マルチプレクサ17
の出力端子19で得られる。
うに、電源電圧ECL及びAGNDを基準とする1対の
差動入力信号を受信する。増幅器7A,7Bは、詳細な
実施例を参照して詳細後述する方法で、正確な動作点に
動的に適応化するように制御される。この動的及び自動
的な適応化により、高い感度が達成される。共通ゲート
増幅器7A及び7Bの出力端子は、差動比較器9の入力
端子に接続される。電源によって導入された共通モード
信号は比較器9の中では同一であり、結果的に相殺され
るであろう。
端子に供給され、ここで、フル論理レベルが、上述した
ような予め歪みの加わったデューティーサイクルを有し
て、達成される。1対のフル論理差動レベル信号はダブ
ルツーシングルエンド変換器13に供給され、変換器1
3は、平衡化(バランス化)された(50%−50%)
のデューティーサイクルを有する結果出力信号を供給す
る。
は接地され、TTL信号がINB入力信号として供給さ
れる。マルチプレクサ17からの結果出力信号は、CM
OSレベルとなる。もしPECL信号が信号IN及びI
NDとして供給される場合、高速PEC信号レベルのス
トリームがマルチプレクサ17の出力信号として得られ
る。このように、上記回路は低速データ(例えば、TT
L基準クロック)又は高速データ(例えば、SONET
データ)のために使用することができる。図3及び図4
は、本発明に係る一実施形態であるパルス受信機の詳細
な回路を示す回路図であり、図3の右側の回路は図4の
左側の回路に接続されている。
NBは、共通ゲート形式で接続された2つの増幅器FE
T30及び32のエミッタにそれぞれ印加される。FE
T30は信号INを増幅する一方、FET32は信号I
NBを増幅する。FET42及び44はそれぞれ、FE
T30及び32の各ドレインに、FET30及び32と
直列に接続され、FET30及び32のための負荷を形
成する。抵抗34及び36はそれぞれ、FET30及び
32の各エミッタと直列に接続されて、FET30及び
32を正のアナログ電源レールECLに接続する。これ
らの抵抗34及び36は入力信号をプルアップし、入力
動作点を好ましくは、正のアナログ電源レール電圧以下
の約1.3Vに設定する。
及びINBを正確な動作点でサーボ制御するように動的
に調整する。抵抗38及び40は、FET42及び44
の各ソースとECL接地AGNDとの間に直列で接続さ
れる。抵抗38及び40は、各電流を能動負荷に対して
設定する。FET42及び44のゲートは、動的に調整
されて抵抗38及び40における電圧降下を好ましくは
1.3V(公称スイッチングしきい値)に設定される。
プルアップ抵抗34,36、及びプルダウン抵抗38,
40における電圧降下の合計は、公称2.6Vに等し
い。共通ゲート増幅器7A,7Bから1対の能動負荷ま
でに必要な最小電圧は、典型的には1.1Vである。従
って、AGNDに対するECLの電源レール差の最小値
は3.7Vに設定する必要がある。
動形式及びシングルエンド形式の両方で動作させること
ができる。留意すべき点は、シングルエンド動作におい
て、1つの入力がフローティング状態に置かれても、そ
れがECL VBB電圧に相似している正確なスイッチ
ングしきい値にバイアスを掛けることである。VBB信
号が必ず未使用の入力に供給されるECL回路とは異な
り、本発明の実施形態は、シングルエンドバッファ又は
インバータの何れかを実現するように自動的に適応化す
る。このことは、幾つかのODLインターフェースは、
真の信号検出又は信号損失の何れかを用いて動作するた
めに有用である。この受信機は、両方のODLのタイプ
によって使用することができる。
のあるスイッチングは、共通ゲート増幅器7A,7Bか
らの信号の変動によって保証されない。この理由は、第
1に、出力動作点が電源レールとともに線形的に移動
し、下流の論理のスイッチングしきい値と一致しなくな
る可能性があるからである。第2に、入力信号の振幅が
<800mVのときに、この出力信号の振幅が論理ゲー
トを切り換えするために十分に大きくはないからであ
る。第3に、2つのシングルエンド信号の電源レールの
雑音免疫性が低いからである。
小入力信号レベルに対するスイッチングを保証するため
に、また、電源レールの雑音免疫性を改善するために使
用される。好ましい差動構造は、高速ラッチを駆動する
1対の高速差動FETを備える。この複合化された構造
は高速差動比較器を形成している。
成し、それらのゲートは共通ゲート増幅器7A,7Bの
出力端子に接続される(すなわち、ここで、それらは能
動負荷FET42及び44と接続される。)。この構造
では、レール雑音がFET46及び48に対しては共通
モードになり、除去される。このように受信機の電源レ
ールの雑音免疫性が改善される。FET68及び66に
よって構成される能動負荷は、FET46及び48に接
続される。これらの負荷は、適度の大きくない利得及び
良好な高周波性能を提供する。
なわちそれらの各負荷に接続されている部分は、FET
54及び76を介してラッチ回路FET56及び72の
ゲートに接続されてそれらの入力端子に接続される。F
ET50及び52はそれぞれ、ダイオード接続されたF
ET74及び64によってそれぞれ制御されるスイッチ
ング電流源である。FET54及び56はFET74及
び64を制御する。FET76とFET50、及びFE
T56と52の直列回路は、ECLとAGNDの間に接
続される。
り、FET68のドレイン上で立ち下がるときに、FE
T54及び76はオンされる一方、FET72及び56
はオフされる。この動作により、FET74及び50に
よって形成される電流ミラー回路がオフされる。FET
76がオンされているとき、出力を形成するFET76
のドレインは論理ローレベルにプルダウンされる。FE
T52及び64で形成される他方のスイッチング電流ミ
ラー回路はオンされ、FET72がオフされるとき、他
方の出力を形成するFET72のドレインは論理ハイレ
ベルにプルアップされる。
ルツーシングルエンド変換器13は、FET96−11
8を備える。FET対である96,98、及び116,
118は、ECLとAGNDの間に接続される簡単なC
MOSインバータを形成する。各FET対の接続点は変
換器13への入力端子であり、それぞれ対応するラッチ
出力、すなわちFET76及び50の接続点、並びにF
ET72及び52の接続点に接続される。
ルとnチャネルの割合は、その出力がデューティーサイ
クルの歪みを示し、その出力の歪みによってハイ論理レ
ベル間隔よりも長いロー論理間隔が形成されるように確
立されなければならない。この意図的な歪みは、最大出
力デューティーサイクルの歪みを、1つのNORゲート
の伝搬遅延、又はより詳しく言えば論理ローから論理ハ
イへの遷移による伝搬遅延に限定するために使用され
る。
T100−104は、図5に図示される簡単なRSフリ
ップフロップを形成する。このフリップフロップに対す
る真理値表を表1に示す。
器の動作点は、共通ゲート増幅器7A,7B及び能動負
荷の動作点を設定する。FET80及び82は「疑似
の」差動対を形成し、AGNDに接続されたそのソース
を有する。AGNDの電位は固定され、「仮想」又はフ
ローティング接地を共有する真の差動対とは異なってい
る。
スコード接続され、負荷としてFET80に接続され
る。また、FET(nーチャネル)88及び90はバイ
アスFET84及び86に直列に接続されている。FE
T84及び86はFET80及び82のための能動負荷
を形成し、FET84及び90はECLに接続される。
+/−0.1Vである出力電位を有するバンドギャップ
電圧VREFのソースに接続される。FET92は、抵
抗94を介してAGNDに接続されたソースと、FET
33及び抵抗35を介してECLに接続されたドレイン
を有する。FET92のゲートは、FET80のドレイ
ンに接続される。FET92のソースはFET80のゲ
ートに接続される。従って、FET92はフォロワーと
して動作し、VREFにおけるバンドギャップ電圧に一
致するように抵抗94との接続点における電位を設定す
る。FET92のゲート電圧はこのようにして共通ゲー
ト増幅器7A,7Bの能動負荷FET42及び44のゲ
ートに印加される。
それぞれAGNDに接続する抵抗38及び40の抵抗値
は、バイアス電圧発生器回路の抵抗94の抵抗値の2分
の1に設定される必要がある。FET42及び44はF
ET92の2倍の大きさとする。結果的に、抵抗38及
び40における電圧はVREFにおける電圧に一致し、
FET42及び44を通過する電流はFET92を通過
する電流の2倍となる。
抗35は、共通ゲート増幅器30及び32のためのゲー
トバイアスを発生する。抵抗34、36、38及び40
は正確に一致していなければならない。結果として、抵
抗34及び36の電圧降下はVREFとなるであろう。
VREFが1.3V(公称)であれば、入力信号IN及
びINBの動作点は正の電源レール電圧ECL以下の
1.3Vとなるであろう。このことは、正の電源レール
を基準とするECL回路のための公称スイッチングしき
い値に対応する。
号のタイミングチャートである。図6において、出力パ
ルスQの幅は単に、入力信号R及びSの立ち上がりエッ
ジ間の時間差の関数であることに注意すべきである。も
し上流の回路が伝搬遅延に適合している場合(差動回路
に適した仮定条件である場合)、(ラッチの出力信号に
一致する)R及びS信号間の位相差は、正確に90度
(すなわち、クロックサイクルの2分の1)だけ離れ、
出力パルスの幅は、50%から、NORゲートのローか
らハイへの伝搬遅延となるであろう。
は通常、入力信号振幅が減少するのにつれて、デューテ
ィサイクル歪みを誘起するであろう。過度なデューティ
ーサイクルの歪みは下流側のデジタル回路に面倒な制約
条件を課することになる。デューティーサイクルが回復
しない場合、受信機のフロントエンドからの信号は使用
不可能となり、入力感度は受信機のフロントエンドによ
ってではなく、下流側のデジタル回路のクロック信号用
の最小のセットアップ(設定)及び保持時間、又は最小
のパルス幅によって制限される。従って、インバータ9
6、98、116、118はデューティーサイクルに予
め(先行的に)歪みを加え、受信機のフロントエンドに
おいて誘起されたデューティーサイクルの歪みを修復
し、高速差動比較器の最小の入力感度により入力感度を
決定できるようにする。
が存在する中で出力端子5における出力信号の品質を向
上させている。最小の入力感度が重要でない場合、出力
信号は簡単なCMOSインバータを有する高速ラッチの
単一の出力信号を緩衝することによって発生させること
ができる。しかしながら、デューティーサイクルはイン
バータのp−及びn−チャネルの強度に大きく依存す
る。上述のダブルツーシングルエンド変換器の設計にお
いては、高速ラッチのまさに大きな出力信号に対する先
行歪みが、受信機のデューティーサイクルの修復を保証
している。
えるCMOSインバータはECLとAGNDの間に接続
され、フリップフロップはVDDとVSSの間に接続さ
れ、出力論理レベルをCMOS値に変換している。フリ
ップフロップの出力信号は、出力端子5においてVDD
とVSSの間に接続されたFET120及び122を備
えたCMOSインバータの入力端子に印加される。後者
のCMOSインバータの出力は後者のFETのドレイン
の接続点から取られる。
7は電圧レールVSSとVDDの間のその構成要素(構
成素子)に接続され、それは、受信機が、TTL信号レ
ベルによる動作を行うように拡張されることを可能にし
ている。入力信号の1つ、例えば図中の入力信号IN
は、マルチプレクサ17の入力選択入力端子に接続され
る。他の入力信号INB及びFETのM27とM28で
形成されるCMOSインバータの出力は、マルチプレク
サ17の各入力に接続される。
択(IN)入力はハイ論理レベルであり、その結果、ダ
ブルツーシングルエンド変換器13の出力が選択され、
マルチプレクサ17を経由してその出力端子OUTに送
られるように選択される。しかしながら、もし入力信号
INが接地レベルにプルダウンされているならば、入力
INBにおける信号が選択されて、マルチプレクサ17
を経由してその出力端子に送られる。これによってTT
L信号レベル出力が供給される。
しい詳細な回路を示す回路図である。図7において、入
力信号IN及びINBは、各TTLからCMOSへの変
換器21及び23の入力に印加される。変換器21と2
3の出力端子は、その一方の出力端子はマルチプレクサ
回路27の選択端子に接続され、他方の出力端子はマル
チプレクサ回路27の入力端子に接続される。FET1
20及び122で形成されるインバータの出力端子は、
マルチプレクサ回路25の他方の入力に接続される。マ
ルチプレクサ25の出力端子は、好ましくは奇数の直列
インバータ(3個が図示されている。)を介して出力端
子OUTに接続される。
動作を詳述しているが、両方の高速入力信号をインバー
タ27に対してロードすることによって、PECL信号
レベル駆動回路は平衡化(バランス化)されている。
に比例しているので、入力の1つに接続されたTTLか
らCMOSへの変換器は、通常動作の間はそのスイッチ
ングしきい値を交差することができない。しかしなが
ら、入力信号が接地レベルにプルダウンされた場合、こ
れは通常のPECL動作では起こる可能性の低い状態で
はあるが、TTLからCMOSへの変換器はスイッチン
グされる。この方法で、複数のPECL入力信号の1つ
は受信機の入力信号レベルをプログラムするために使用
されている。
信号、基準クロック信号、又は高速クロック入力信号か
らの駆動が可能であって、入力信号IN又は入力信号I
NBの1つから駆動する必要がないことに注意すべきで
ある。
や実施形態、又は変形例を考えることができるであろ
う。本明細書に添付された特許請求の範囲にあるこうし
たものは全て、本発明の一部であると考えられる。
1記載のパルス受信機によれば、(a)5Vの電源(E
CL)電圧レールとECL接地(AGND)との間に接
続され、1対のパルス入力信号IN及びINBを受信
し、1対の第1のパルス信号を出力する1対の相補対称
型金属酸化膜半導体(CMOS)共通ゲート増幅器と、
(b)上記第1のパルス信号を歪ませて、ハイ論理レベ
ル間隔よりも長いロー論理レベル間隔を有するデューテ
ィーサイクルを有する変換器からの複数の第2のパルス
信号を発生するCMOS手段と、(c)CMOS素子で
形成される回路と互換性のある論理レベルにおいて、上
記共通ゲート増幅器からの上記複数の第2の出力信号を
受信してラッチするCMOSラッチと、(d)VDD電
圧レールとVSS接地との間に接続され、上記ラッチさ
れた出力信号を受信するCMOSダブルツーシングルエ
ンド変換器と、(e)上記変換器からの、VDD及び接
地を基準とする出力信号を出力する手段とを備える。従
って、従来技術に比較して受信機の製造工程が簡単であ
って、CMOSを実現したトランシーバへの入力信号
を、差動モードにおけるPECL信号レベル上にありか
つ出力信号をCMOS回路に供給する入力信号と結合で
きるパルス受信機を提供することができる。
受信機によれば、1対の差動パルス信号を受信する1対
の入力端子と、上記1対の差動パルス信号を、上記1対
の差動パルス信号の各パルスの立ち上がりエッジ間の時
間に対応するパルス間隔を有する1つの出力パルス信号
に変換する変換手段と、上記出力パルス信号を歪ませ
て、ハイ論理レベル間隔よりも長いロー論理レベル間隔
を有するデューティーサイクルを発生する手段とを備え
る。従って、従来技術に比較して受信機の製造工程が簡
単であって、CMOSを実現したトランシーバへの入力
信号を、差動モードにおけるPECL信号レベル上にあ
りかつ出力信号をCMOS回路に供給する入力信号と結
合できるパルス受信機を提供することができる。
ルス受信機によれば、1対の入力端子と、上記1対の入
力端子のうちの他方の入力端子における接地電位に対し
て相対的に、上記1対の入力端子のうちの一方の入力端
子でTTL信号を受信し、これに応答して、1個の出力
信号を複数のCMOS電圧レベルで出力する手段と、上
記1対の入力端子で差動PECL信号を受信し、これに
応答して、1個のPECL出力信号を出力する手段とを
備える。従って、従来技術に比較して受信機の製造工程
が簡単であって、CMOSを実現したトランシーバへの
入力信号を、差動モードにおけるPECL信号レベル上
にありかつ出力信号をCMOS回路に供給する入力信号
と結合できるパルス受信機を提供する。
のブロック図である。
機のブロック図である。
の詳細な回路の第1の部分を示す回路図である。
の詳細な回路の第1の部分を示す回路図である。
ある。
ングチャートである。
回路を示す回路図である。
2,54,56,64,66,68,72,74,7
6,80,82,84,86,88,90,92,96
−118,120,122,M27,M28…FET、 34,36…プルアップ抵抗、 35,94…抵抗、 38,40…プルダウン抵抗。
Claims (14)
- 【請求項1】 (a)5Vの電源(ECL)電圧レール
とECL接地(AGND)との間に接続され、1対のパ
ルス入力信号IN及びINBを受信し、1対の第1のパ
ルス信号を出力する1対の相補対称型金属酸化膜半導体
(CMOS)共通ゲート増幅器と、(b)上記第1のパ
ルス信号を歪ませて、ハイ論理レベル間隔よりも長いロ
ー論理レベル間隔を有するデューティーサイクルを有す
る変換器からの複数の第2のパルス信号を発生するCM
OS手段と、(c)CMOS素子で形成される回路と互
換性のある論理レベルにおいて、上記共通ゲート増幅器
からの上記複数の第2の出力信号を受信してラッチする
CMOSラッチと、(d)VDD電圧レールとVSS接
地との間に接続され、上記ラッチされた出力信号を受信
するCMOSダブルツーシングルエンド変換器と、
(e)上記変換器からの、VDD及び接地を基準とする
出力信号を出力する手段とを備えたことを特徴とするパ
ルス受信機。 - 【請求項2】 上記1対の共通ゲート増幅器の出力端子
間に接続されたCMOS差動比較器と、 上記1対のパルス出力信号を受信して上記パルス出力信
号に含まれる共通モード雑音信号を相殺するラッチとを
備えたことを特徴とする請求項1記載のパルス受信機。 - 【請求項3】 上記共通ゲート増幅器の動作点を、約
1.3VのECL電圧レベル以下に固定する手段を備え
たことを特徴とする請求項1記載のパルス受信機。 - 【請求項4】 マルチプレクサと、 上記1対の入力信号のうちの一方の入力信号及び上記出
力信号を上記マルチプレクサの各入力に印加する手段
と、 上記1対の入力信号のうちの他方の入力信号を上記マル
チプレクサの制御入力に印加する手段と、 上記他方の入力信号がTTLパルス信号であるときに、
上記マルチプレクサからのCMOS出力信号を受信し、
上記マルチプレクサからのCMOS出力信号を受信する
手段とをさらに備えたことを特徴とする請求項1記載の
パルス受信機。 - 【請求項5】 上記1対の共通ゲート増幅器の出力端子
間に接続されたCMOS差動比較器と、 上記1対のパルス出力信号を受信して上記パルス出力信
号に含まれる共通モード雑音信号を相殺するラッチとを
備えたことを特徴とする請求項4記載のパルス受信機。 - 【請求項6】 マルチプレクサと、 上記1対の入力信号のうちの一方の入力信号及び上記出
力信号を上記マルチプレクサの各入力に印加する手段
と、 上記1対の入力信号のうちの他方の入力信号を上記マル
チプレクサの制御入力に印加する手段と、 上記他方の入力信号がPECLパルス信号であるとき
に、上記マルチプレクサからの疑似ECL(PECL)
出力信号を受信する受信手段とをさらに備えたことを特
徴とする請求項5記載のパルス受信機。 - 【請求項7】 1対の差動パルス信号を受信する1対の
入力端子と、 上記1対の差動パルス信号を、上記1対の差動パルス信
号の各パルスの立ち上がりエッジ間の時間に対応するパ
ルス間隔を有する1つの出力パルス信号に変換する変換
手段と、 上記出力パルス信号を歪ませて、ハイ論理レベル間隔よ
りも長いロー論理レベル間隔を有するデューティーサイ
クルを発生する手段とを備えたことを特徴とするパルス
受信機。 - 【請求項8】 上記1対の上記パルス信号を、CMOS
回路と互換性がある信号レベルで、上記変換手段に出力
するラッチ手段を備えたことを特徴とする請求項7記載
のパルス受信機。 - 【請求項9】 受信する手段は、 上記1対の差動パルス信号を受信する複数の共通ゲート
増幅器と、 上記1対の入力端子を所定の動作点にサーボ制御するこ
とにより、上記複数の増幅器が確実に上記ラッチ手段を
駆動するように十分に高い利得を達成させる手段とを備
えたことを特徴とする請求項8記載のパルス受信機。 - 【請求項10】 上記複数の共通ゲート増幅器は、他方
の導電型の1対の電界効果トランジスタ(FET)と直
列に接続された一方の導電型の1対の電界効果トランジ
スタ(FET)を備え、 上記他方の1対のFETは能動負荷を形成し、 上記パルス受信機は、 電圧基準を備え、上記複数のFETの動作点を固定する
手段を備えたことを特徴とする請求項9記載のパルス受
信機。 - 【請求項11】 上記複数の動作点を、ECL及びAG
ND電源を基準として設定する手段と、 VDD及びVSS電源に変換する手段とを備えたことを
特徴とする請求項9記載のパルス受信機。 - 【請求項12】 上記複数の共通ゲート増幅器の動作点
をECL以下の1.3Vに固定する手段を備えたことを
特徴とする請求項10記載のパルス受信機。 - 【請求項13】 1対の入力端子と、 上記1対の入力端子のうちの他方の入力端子における接
地電位に対して相対的に、上記1対の入力端子のうちの
一方の入力端子でTTL信号を受信し、これに応答し
て、1個の出力信号を複数のCMOS電圧レベルで出力
する手段と、 上記1対の入力端子で差動PECL信号を受信し、これ
に応答して、1個のPECL出力信号を出力する手段と
を備えたことを特徴とするパルス受信機。 - 【請求項14】 抵抗及びCMOS素子を備えて構成さ
れたことを特徴とする請求項13記載のパルス受信機。
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