JPH0528056A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ装置に対する異常検出のための処理時
間を短縮する。 【構成】 メモリ制御部１はメモリ部３の異常検出を行
う場合、アドレス信号101 および異常検出信号102 をア
ドレス制御部２に出力する。アドレス制御部２はメモリ
制御部１から異常検出信号102 が入力されると、各メモ
リブロック３-1〜３-3をすべて有効とし、下位アドレス
信号120 を各メモリブロック３-1〜３-3に共通に出力す
る。メモリブロック３-1〜３-3ではアドレス制御部２か
らの下位アドレス信号120 によって同時にデータの読出
し書込みが行われる。排他的論理和回路４はメモリブロ
ック３-1〜３-3各々から読出されたデータ信号131 〜13
3 の排他的論理和をとり、その演算結果を演算結果信号
141 でメモリ制御部１に通知する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はメモリ装置に関し、特にコンピュ
ータなどに使用され、ＲＡＭ（ランダムアクセスメモ
リ）を使用したメモリ装置に関する。

【０００２】

【従来技術】従来、コンピュータシステムにおいては、
データの書込みおよび読出しを高速に行うことができる
ＲＡＭが一般に内部記憶手段（以下メモリ装置とする）
として多く用いられている。メモリ装置はアドレスによ
って制御され、該アドレスのうち下位アドレスがメモリ
装置の物理的なアドレスとして用いられている。この下
位アドレスはメモリ装置を構成する各メモリブロック内
のメモリＩＣに同一信号として共通に供給されている。
一方、該アドレスのうち上位アドレスは各メモリブロッ
クの制御用に使用され、各メモリブロック毎に異なった
信号が供給される。

【０００３】また、各メモリブロックに供給される一つ
のアドレスに対して書込みおよび読出しができるデータ
はＮビット（Ｎは１以上の整数）の幅を持ち、該データ
はＮビット単位で処理される。

【０００４】システム内のメモリ装置は一般に大きな容
量が必要なため、メモリ装置に使用されるＲＡＭの個数
が多くなり、これが装置の故障率を上昇させる原因とな
っている。そこで、システムの電源投入時などにメモリ
装置に異常がないかどうかをチェックするために、メモ
リ装置に対してデータの書込みおよび読出しを行ってメ
モリ装置の異常検出を行っている。すなわち、メモリ装
置の全ビットにデータ“１”を書込み、その後にメモリ
装置からのデータの読出しを行い、読出したデータと書
込んだデータとを照合する。この照合によって、メモリ
装置に対して正常にデータ“１”の書込みおよび読出し
を行うことができるか否かを確認する。

【０００５】次に、上記と同様に、メモリ装置の全ビッ
トにデータ“０”を書込み、その後にメモリ装置からの
データの読出しを行い、読出したデータと書込んだデー
タとを照合する。この照合によって、メモリ装置に対し
て正常にデータ“０”の書込みおよび読出しを行うこと
ができるか否かを確認する。

【０００６】これらの処理動作によって、メモリ装置に
対して正常にデータの書込みおよび読出しを行えること
を確認することができる。したがって、この試験でメモ
リ装置から誤ったデータが読出された場合には、装置内
のメモリ装置に異常があるために装置が正常に動作しな
いことを警告する。

【０００７】図３は従来のメモリ装置の構成を示すブロ
ック図である。図において、メモリ制御部５はアドレス
などを制御してメモリ部３に対するデータの読出し書込
みを制御するとともに、そのデータを解析し、処理す
る。すなわち、メモリ制御部５はアドレス制御部６にア
ドレス信号151 を出力してメモリ部３に対するデータの
読出し書込みを制御し、メモリ部３のデータ信号130 を
解析し、処理する。

【０００８】アドレス制御部６はメモリ制御部５からの
アドレス信号151 が入力されると、該アドレス信号151
の下位アドレスをメモリ部３の物理アドレスとして各メ
モリブロック３-1〜３-3のメモリＩＣ（図示せず）に出
力する。すなわち、アドレス制御部６は各メモリブロッ
ク３-1〜３-3に下位アドレス信号160 を共通に出力す
る。

【０００９】また、アドレス制御部６はメモリ制御部５
からのアドレス信号151 の上位アドレスを組合せ、メモ
リブロック３-1〜３-3の選択を行う。すなわち、アドレ
ス制御部６は各メモリブロック３-1〜３-3に個別にメモ
リブロック選択信号161 〜163 を出力し、メモリブロッ
ク３-1〜３-3の選択を行う。

【００１０】メモリ部３ではアドレス制御部６からのメ
モリブロック選択信号161 〜163 によって選択されたメ
モリブロック３-1〜３-3内の、下位アドレス信号160 に
よって指定されたメモリＩＣに対してデータの読出し書
込みが行われる。

【００１１】今、メモリ制御部５からアドレス信号151
が出力されると、このアドレス信号151 の下位アドレス
にしたがってアドレス制御部６からメモリ部３に下位ア
ドレス信号160 が出力される。同時に、このアドレス信
号151 の上位アドレスにしたがってアドレス制御部６か
らメモリ部３にメモリブロック選択信号161 〜163 が出
力される。たとえば、メモリ部３が４つのメモリブロッ
クに分割されている場合には、２ビットの上位アドレス
の組合せによって各ビットが“００”ならば１番目のメ
モリブロックを、“０１”ならば２番目のメモリブロッ
クを選択するというように組合せに対応したメモリブロ
ックに対してデータの読出し書込みを行えるようになっ
ている。

【００１２】メモリ部３に対する通常の読出し書込みの
場合、メモリ制御部５は読出したいもしくは書込みたい
アドレスを出力し、書込みの場合にはデータ信号130 も
出力する。アドレス制御部６はメモリ制御部５からのア
ドレス信号151 の上位アドレスによってメモリブロック
３-1〜３-3を選択し、下位アドレスによってメモリブロ
ック３-1〜３-3の中の一つのアドレスを選択する。これ
により、メモリブロック３-1〜３-3の中の選択されたア
ドレスに対してデータの読出し書込みが行われる。この
とき、データの読出し書込みを行えるのはメモリ部３の
全アドレス中の一つのアドレスだけである。

【００１３】このメモリ部３の異常検出を行う場合、通
常の読出し書込みの動作と同様にして、“１”もしくは
“０”のデータをメモリ部３の全アドレスに書込んでお
き、メモリ部３の全アドレスから順次データを読出し、
書込んだデータと読出したデータとが同一か否かをチェ
ックする。このため、図４に示すように、メモリ部３の
最初のアドレスから順次データの書込みと読出しとを行
っていくため、メモリ部３の全アドレスに対してデータ
の書込みおよび読出しを行うのに「３０」の時間を必要
とすると、“１”および“０”のデータの両方の書込み
および読出しを行わねばならないので、メモリ部３の異
常検出を行うのに合計「６０」の時間が必要となる。

【００１４】このような従来のメモリ装置では、メモリ
部３の異常検出を行うのに全アドレスに対して１アドレ
スづつデータの書込みおよび読出しを行わねばならない
ので、メモリ部３の異常検出のための処理時間が長くな
るという欠点がある。

【００１５】

【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、異常検出のための処理時
間を短縮することができるメモリ装置の提供を目的とす
る。

【００１６】

【発明の構成】本発明によるメモリ装置は、各々のブロ
ックが上位アドレスによって指定され、下位アドレスが
共通に供給される複数のメモリブロックからなるメモリ
装置であって、異常検出時に前記複数のメモリブロック
各々に同一の前記下位アドレスを供給し、前記複数のメ
モリブロック各々の同一箇所に対して同時にデータの読
出し書込みを行うよう制御する制御手段と、前記制御手
段の制御によって前記複数のメモリブロック各々の同一
箇所から読出されたデータが同一か否かを検出する検出
手段とを有することを特徴とする。

【００１７】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１８】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、メモリ制御部１はアドレス
などを制御してメモリ部３に対するデータの読出し書込
みを制御するとともに、そのデータを解析し、処理す
る。すなわち、メモリ制御部１はアドレス制御部２にア
ドレス信号101 を出力してメモリ部３に対するデータの
読出し書込みを制御し、メモリ部３のデータ信号130 を
解析し、処理する。また、メモリ制御部１はメモリ部３
の異常検出を行う場合、アドレス制御部２にアドレス信
号101 と異常検出信号102 とを出力し、排他的論理和
（ＥＸＯＲ）回路４からの演算結果信号141 によってメ
モリ部３が異常か否かを判断する。

【００１９】アドレス制御部２はメモリ制御部１からの
アドレス信号101 が入力されると、該アドレス信号101
の下位アドレスをメモリ部３の物理アドレスとして各メ
モリブロック３-1〜３-3のメモリＩＣ（図示せず）に出
力する。すなわち、アドレス制御部２は各メモリブロッ
ク３-1〜３-3に下位アドレス信号120 を共通に出力す
る。

【００２０】また、アドレス制御部２はメモリ制御部１
からのアドレス信号101 の上位アドレスを組合せ、メモ
リブロック３-1〜３-3の選択を行う。すなわち、アドレ
ス制御部２は各メモリブロック３-1〜３-3に個別にメモ
リブロック選択信号121 〜123 を出力し、メモリブロッ
ク３-1〜３-3の選択を行う。

【００２１】さらに、アドレス制御部２はメモリ制御部
１からアドレス信号101 と異常検出信号102 とが入力さ
れると、メモリ部３の異常検出動作と判断し、メモリ制
御部１からのアドレス信号101 の上位アドレスを無効と
して各メモリブロック３-1〜３-3をすべて有効とすると
ともに、メモリ制御部１からのアドレス信号101 の下位
アドレスに基づいた下位アドレス信号120 を各メモリブ
ロック３-1〜３-3に共通に出力する。

【００２２】メモリ部３ではアドレス制御部２からのメ
モリブロック選択信号121 〜123 によって選択されたメ
モリブロック３-1〜３-3内の、下位アドレス信号120 に
よって指定されたメモリＩＣに対してデータの読出し書
込みが行われる。また、メモリ部３の各メモリブロック
３-1〜３-3は下位アドレス信号120 によって指定された
メモリＩＣに対してデータの読出しが行われると、デー
タ信号131 〜133 を排他的論理和回路４に出力する。

【００２３】排他的論理和回路４はメモリ部３の異常検
出時に各メモリブロック３-1〜３-3からのデータ信号13
1 〜133 の排他的論理和をとり、その論理演算の結果を
演算結果信号141 によってメモリ制御部１に通知する。

【００２４】この図１を用いて本発明の一実施例の動作
について説明する。尚、メモリ部３への通常のデータの
読出し書込みは従来と同様なので、その処理動作の説明
は省略する。

【００２５】メモリ制御部１はメモリ部３の異常検出を
行う場合、アドレス信号101 をアドレス制御部２に出力
するとともに、異常検出信号102 によって異常検出動作
であることをアドレス制御部２に通知する。アドレス制
御部２はメモリ制御部１からの異常検出信号102 でメモ
リ部３の異常検出動作と判断すると、メモリ制御部１か
らのアドレス信号101 の上位アドレスを無効として各メ
モリブロック３-1〜３-3をすべて有効とする。同時に、
アドレス制御部２はメモリ制御部１からのアドレス信号
101 の下位アドレスに基づいた下位アドレス信号120 を
各メモリブロック３-1〜３-3に共通に出力する。

【００２６】これによって、メモリ部３においては通常
時にメモリブロック選択信号121 〜123 で選択されたメ
モリブロック３-1〜３-3のみに対するデータの読出し書
込みしかできなかったものが、メモリブロック３-1〜３
-3すべてに対して同時にデータの読出し書込みができる
ようになる。

【００２７】したがって、異常検出動作によってデータ
の書込みを行う場合には、下位アドレスの一つを指定し
て“１”もしくは“０”を書込めば、メモリブロック３
-1〜３-3各々の同一アドレスに“１”もしくは“０”を
同時に書込むことができる。このため、メモリ部３の全
アドレスに“１”もしくは“０”を書込むには、メモリ
ブロック３-1〜３-3の下位アドレス分だけ書込み動作を
行えばよい。

【００２８】また、異常検出動作によってデータの読出
しを行う場合には、上述の書込みの場合と同様に、メモ
リブロック３-1〜３-3の下位アドレス分だけ読出し動作
を行えばよい。このとき、メモリブロック３-1〜３-3各
々から読出されたデータ信号131 〜133 は排他的論理和
回路４に出力され、排他的論理和回路４でデータ信号13
1 〜133 の排他的論理和がとられる。その演算結果は演
算結果信号141 によって排他的論理和回路４からメモリ
制御部１に通知される。

【００２９】すなわち、排他的論理和回路４はメモリブ
ロック３-1〜３-3各々からのデータ信号131 〜133 がす
べて同一の場合、つまりデータ信号131 〜133 がすべて
“１”もしくは“０”の場合のみメモリ制御部１に
“０”を出力する。また、排他的論理和回路４はメモリ
ブロック３-1〜３-3各々からのデータ信号131 〜133 の
中に一つでも異なるものがある場合、つまりデータ信号
131 〜133 の中に一つでも“０”もしくは“１”がある
場合にメモリ制御部１に“１”を出力する。

【００３０】メモリ部１は排他的論理和回路４からの演
算結果信号141 が“０”であればメモリ部３を正常と判
断する。また、メモリ部１は排他的論理和回路４からの
演算結果信号141 が“１”であればメモリ部３を異常と
判断し、図示せぬ上位装置に警告を出力する。

【００３１】これによって、メモリ部３のメモリブロッ
ク３-1〜３-3すべてに対するデータの読出し書込みを同
時に行えるので、図２に示すように、メモリ部３の１つ
のメモリブロックに対してデータの書込みおよび読出し
を行うのに「１０」の時間を必要とすると、“１”およ
び“０”のデータの両方の書込みおよび読出しを合計
「２０」の時間で行える。よって、メモリ部３の異常検
出のための処理時間を短縮することができる。

【００３２】尚、排他的論理和回路４からの演算結果信
号141 が“１”のときのメモリ部３のアドレスを保持し
ておき、メモリ部３の全アドレスに対するデータの読出
しが終了した後に、保持しておいたアドレスによって各
メモリブロック３-1〜３-3の個別の異常検出を行うこと
によって異常が発生したメモリブロック３-1〜３-3を特
定することも可能である。

【００３３】このように、メモリ部３の異常検出時に、
アドレス制御部２によってメモリブロック３-1〜３-3す
べてを有効とするとともに、各メモリブロック３-1〜３
-3に同一の下位アドレスを共通に供給して各メモリブロ
ック３-1〜３-3の同一箇所に対して同時にデータの読出
し書込みを行うよう制御し、各メモリブロック３-1〜３
-3の同一箇所から読出されたデータが同一か否かを排他
的論理和回路４で検出するようにすることによって、メ
モリ部３の異常検出を各メモリブロック３-1〜３-3の最
大アドレス分のデータの読出し書込みで行うことができ
る。よって、メモリ部３の異常検出のための処理時間を
大幅に短縮することができ、情報処理装置において立上
げ時間を短くすることができる。これはメモリ容量が大
で、メモリブロック数が多いほど有効である。

【００３４】

【発明の効果】以上説明したように本発明によれば、メ
モリ装置の異常検出時に複数のメモリブロック各々に同
一の下位アドレスを供給して複数のメモリブロック各々
の同一箇所に対して同時にデータの読出し書込みを行う
よう制御し、この制御によって複数のメモリブロック各
々の同一箇所から読出されたデータが同一か否かを検出
するようにすることによって、異常検出のための処理時
間を短縮することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例による異常検出の処理時間を
示す図である。

【図３】従来例の構成を示すブロック図である。

【図４】従来例による異常検出の処理時間を示す図であ
る。

【符号の説明】

１ メモリ制御部 ２ アドレス制御部 ３ メモリ部 ３-1〜３-3 メモリブロック ４ 排他的論理和回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 各々のブロックが上位アドレスによって
   指定され、下位アドレスが共通に供給される複数のメモ
   リブロックからなるメモリ装置であって、異常検出時に
   前記複数のメモリブロック各々に同一の前記下位アドレ
   スを供給し、 前記複数のメモリブロック各々の同一箇所に対して同時
   にデータの読出し書込みを行うよう制御する制御手段
   と、前記制御手段の制御によって前記複数のメモリブロ
   ック各々の同一箇所から読出されたデータが同一か否か
   を検出する検出手段とを有することを特徴とするメモリ
   装置。