JPH0528058A

JPH0528058A - メモリアドレスバス試験方式

Info

Publication number: JPH0528058A
Application number: JP3181097A
Authority: JP
Inventors: Masanori Suzuki; 正紀鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-07-22
Filing date: 1991-07-22
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】本発明は、メモリを接続したアドレスバスを
試験するアドレスバス試験方式に関し、試験の信頼性を
保持して試験時間を短縮することを目的とする。【構成】メモリ１をアドレスバス２とデータバス３と
を含むバスを介してプロセッサ等からなる試験機能部４
と接続する。この試験機能部４により、メモリ１の最小
アドレスにオール“０”のデータを書込み、１ビットの
み“１”のアドレスに、１ビットのみ“１”のデータを
書込み、次に最小アドレスからデータを読出す。このデ
ータがオール“０”の時に正常と判定し、オール“０”
でない時は“１”のアドレスビット位置の“０”スタッ
クを識別する。この“１”のビットをアドレスバス２の
全ビット位置に順次シフトして“０”スタック試験を行
う。“１”スタック試験は、前述の反転論理により行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリを接続したアド
レスバスの“０”又は“１”のスタックの有無を試験す
るメモリアドレスバス試験方式に関する。半導体技術の
進歩により大容量の半導体メモリが実現されている。こ
のような大容量のメモリをプリント基板等に搭載してバ
スに接続した構成に於いて、バスを含めた試験を行うも
のであり、信頼性を保ったままで試験時間を短縮するこ
とが要望されている。

【０００２】

【従来の技術】大容量のメモリをプリント基板に搭載し
て、アドレスバス，データバス，制御バスからなるバス
に接続した構成に於いて、アドレスバスの本数も多くな
るから、その中の１本でも“０”スタック或いは“１”
スタックの障害状態となると、メモリが正常でも、正し
いデータの読出し及び書込みができないことになる。そ
こで、アドレスバスを含めてメモリの試験が行われてい
る。この試験は、メモリ単体の試験と同様に、ワルツィ
ングパターン，ウォーキングパターン等の試験パターン
による場合が一般的である。

【０００３】

【発明が解決しようとする問題点】従来例のメモリアド
レスバスの試験は、前述のように、メモリ単体の場合と
同様に、メモリの全アドレスについて複数回のデータの
書込みと読出しを繰り返すことになり、現在のメモリの
記憶容量は非常に大きくなっているから、試験時間がそ
れに対応して非常に長くなる欠点があった。本発明は、
試験の信頼性を保持して、その試験時間の短縮を図るこ
とを目的とする。

【０００４】

【課題を解決するための手段】本発明のメモリアドレス
バス試験方式は、図１を参照して説明すると、メモリ１
をアドレスバス２とデータバス３とを含むバスを介して
プロセッサ等からなる試験機能部４と接続する。この試
験機能部４は、メモリ１の最小アドレス又は最大アドレ
スと、１ビットのみが“１”又は“０”で、且つ“１”
又は“０”のビットが最下位ビット位置から最上位ビッ
ト位置まで、データ書込毎にシフトさせるメモリ１のア
ドレスとを対として、この最小アドレス又は最大アドレ
スに、オール“０”又はオール“１”のデータを書込
み、次に１ビットのみが“１”又は“０”のアドレス
に、１ビットのみが“１”又は“０”のデータを書込
み、次に最小アドレス又は最大アドレスからデータを読
出し、そのデータがオール“０”又はオール“１”の時
に正常と判定するものである。

【０００５】又１ビットのみが“１”又は“０”のデー
タの“１”又は“０”のビット位置を、１ビットのみが
“１”又は“０”のアドレスの“１”又は“０”のビッ
ト位置をシフトする毎にシフトするものである。

【０００６】

【作用】プロセッサ等からなる試験機能部４は、アドレ
スバス２を介してメモリ１にアドレスを加え、又データ
バス３を介して書込むデータを加え、又メモリ１から読
出してデータをデータバス３を介して読込むものであ
り、先ず、メモリ１の最小アドレスにオール“０”のデ
ータを書込み、次に最下位ビットのみが“１”のアドレ
スに、最下位ビット等の１ビットのみが“１”のデータ
を書込む。次に最小アドレスからデータを読出す。この
データがオール“０”であれば正常と判定する。そし
て、１ビットのみが“１”のアドレスの“１”のビット
位置を、１ビットのみが“１”のデータを書込む毎にシ
フトし、最下位ビット位置から最上位ビット位置までシ
フトする。

【０００７】１ビットのみが“１”のアドレスをアドレ
スバス２に送出した時、“１”のビット位置に“０”ス
タックが生じていると、メモリ１にはオール“０”の最
小アドレスが加えられることになり、１ビットのみが
“１”のデータはその最小アドレスに書込まれる。従っ
て、最小アドレスから読出したデータは、オール“０”
ではなく、“１”のビットが含まれるから、“０”スタ
ックが存在し、且つアドレスの“１”のビット位置によ
りアドレスバス２の“０”スタック位置を識別すること
ができる。

【０００８】又アドレスとデータとを前述の場合と反転
すると、アドレスバス２の“１”スタック試験を行うこ
とができる。即ち、メモリ１の最大アドレスにオール
“１”を書込み、１ビットのみ“０”のアドレスに、１
ビットのみ“０”のデータを書込み、最大アドレスから
データを読出すと、正常の場合はオール“１”となる
が、アドレスの“０”のビット位置に“１”スタックが
生じていると、メモリ１にはオール“１”の最大アドレ
スが加えられ、１ビットのみ“０”のデータが書込まれ
る。従って、最大アドレスから読出したデータには
“０”が含まれ、アドレスの“０”のビット位置によ
り、アドレスバス２の“１”スタック位置を識別するこ
とができる。

【０００９】又１ビットのみが“１”又は“０”のアド
レスに、１ビットのみが“１”又は“０”のデータを書
込み、そのデータを書込む毎に、“１”又は“０”のビ
ットをシフトすることにより、データバス３を含めて試
験することができる。

【００１０】

【実施例】図１は本発明の実施例の説明図であり、プリ
ント基板等にメモリ１が搭載されて、アドレスバス２と
データバス３とを含むバスに接続される。このバスに、
同一プリント基板上に搭載されたプロセッサからなる試
験機能部４が接続され、或いはコネクタを介してプロセ
ッサからなる試験機能部４が接続される。この試験機能
部４は、試験プログラムに従ってアドレスバス２にメモ
リ１のアドレスを送出する。このアドレスは、メモリ１
の最小アドレス又は最大アドレスと、１ビットのみ
“１”又は“０”のアドレスとを対とするもので、後者
のアドレスは、１ビットのみ“１”又は“０”のビット
が、最下位ビット位置から最上位ビット位置までシフト
されるものである。又データバス３にオール“０”又は
“１”のデータと、１ビットのみ“１”又は“０”のデ
ータとを送出する。又メモリ１から読出したデータをデ
ータバス３を介して読込み、そのデータによりアドレス
バス２に“０”又は“１”のスタックが存在するか否か
を判定する。なお、メモリ１の上部の“０・・・０
０”，“０・・・０１”と、“０・・・００”，“０・
・・１０”とは、最小アドレスと、１ビットのみ“１”
のアドレスとの対の一例を示し、書込データは、このア
ドレスの対に対応して、オール“０”と、１ビットのみ
“１”との対のデータ“０・・・００”，“０・・・０
１”と、“０・・・００”，“０・・・１０”の一例を
示す。

【００１１】図２は本発明の実施例のフローチャートで
あり、メモリの最小アドレスＡＤ１と、１ビットのみが
“１”のアドレスＡＤ２とを対とし（ａ）、最小アドレ
スＡＤ１にオール“０”のデータを書込み（ｂ）、次に
１ビットのみが“１”のアドレスＡＤ２に、１ビットの
み“１”のデータを書込む（ｃ）。そして、最小アドレ
スＡＤ１からデータを読出す（ｄ）。例えば、アドレス
とデータとをそれぞれ８ビット構成とすると、最小アド
レスＡＤ１は“００００００００”となり、又１ビット
のみが“１”の最初のアドレスＡＤ２の最下位ビットを
“１”とすると“０００００００１”となる。そして、
最小アドレスＡＤ１に書込むデータは、アドレスＡＤ１
と同様にオール“０”とし、又アドレスＡＤ２に書込む
データは、そのアドレスＡＤ２と同様に“００００００
０１”とすることができる。次にアドレスバス２に最小
アドレスＡＤ１“００００００００”を送出し、メモリ
１の最小アドレスＡＤ１からデータを読出す。

【００１２】次に、メモリ１の最小アドレスＡＤ１から
読出したデータがオール“０”か否か判定し（ｅ）、オ
ール“０”ならば正常と判定して次のステップ（ｆ）に
移行する。又オール“０”でない場合は、エラー処理
（ｈ）を行うことにより、アドレスの“１”のビット位
置のアドレスバス２に“０”のスタックが存在すること
が判る。即ち、アドレスバス２にアドレス“０００００
００１”を送出しても、最下位ビット位置に“０”スタ
ックが存在すると、メモリ１に加えられるアドレスはオ
ール“０”となる。従って、データ“０００００００
１”は、メモリ１の最小アドレスに書込まれることにな
り、この最小アドレスからデータを読出すと、オール
“０”ではなく、アドレスＡＤ２“０００００００１”
に書込む為の１ビットのみ“１”のデータ“０００００
００１”となる。又エラー処理（ｈ）により試験ステッ
プを終了することもできるが、アドレスバス２の全ビッ
ト位置について試験する場合は、次のステップ（ｆ）に
移行する。

【００１３】ステップ（ｆ）に於いては、１ビットのみ
“１”のアドレスＡＤ２の“１”のビットを左へシフト
する。このシフトが１回目のシフトであると、アドレス
ＡＤ２は、“００００００１０”となる。次に、“１”
のビットがシフトされたアドレスＡＤ２がオール“０”
であるか否かを判定する（ｇ）。オール“０”の場合は
この試験ステップは終了とし、又オール“０”でない場
合は、ステップ（ｂ）へ戻る。即ち、アドレスＡＤ２の
最下位ビット位置から順に“１”が左にシフトされ、最
上位ビット位置にシフトされた後に、ステップ（ｆ）に
より更に左に１ビットシフトされると、アドレスＡＤ２
はオール“０”となるから、アドレスの全ビットにわた
って“１”のビットをシフトしたことになる。

【００１４】２回目のステップ（ｂ），（ｃ），
（ｄ），（ｅ）に於いては、最小アドレスＡＤ１にオー
ル“０”のデータを書込み、１ビットのみ“１”のアド
レスＡＤ２の“００００００１０”に、１ビットのみ
“１”のデータを書込み、最小アドレスＡＤ１からデー
タを読出し、オール“０”か否かを判定する。この２回
目のアドレスＡＤ２に書込むデータも、このアドレスＡ
Ｄ２と同様に、“１”のビットを左へ１ビットシフトし
たデータとすることができる。

【００１５】前述のように、最小アドレスＡＤ１と、１
ビットのみ“１”のアドレスＡＤ２とを組として、それ
ぞれのアドレスにデータを書込み、最小アドレスＡＤ１
からデータを読出して、アドレスバス２の“０”のスタ
ック試験を行うもので、アドレスバス２が８ビット幅の
場合、１６回のデータ書込みと、８回のデータ読出しと
を行うことにより、アドレスバス２の全ビットについて
“０”スタック試験を行うことができる。

【００１６】又前述のステップ（ａ）〜（ｈ）に於い
て、最小アドレスＡＤ１を最大アドレス、“１”を
“０”、“０”を“１”に変更することにより、アドレ
スバス２の“１”スタック試験を行うことができる。例
えば、最大アドレス“１１１１１１１１”にオール
“１”のデータを書込み、１ビットのみ“０”のアドレ
ス“１１１１１１１０”に、１ビットのみ“０”のデー
タ“１１１１１１１０”を書込み、最大アドレスからデ
ータを読出し、オール“１”ならば正常、“０”のビッ
トが含まれていれば、この場合はアドレスバス２の最下
位ビット位置が“１”スタックであると判定される。

【００１７】このような、オール“１”のデータの書込
みと、１ビットのみ“０”のデータの書込みとを行った
後に、最大アドレスからデータを読出すことを、アドレ
スの全ビットにわたって“０”のビットをシフトするま
で繰り返すことにより、アドレスバス２の“１”スタッ
ク試験を行うことができる。従って、アドレスバス２が
８ビット幅の場合に、１６回のデータ書込みと、８回の
データ読出しとを行うことにより、アドレスバス２の全
ビットについて“１”スタック試験を行うことができ
る。又１ビットのみ“０”のデータは、“０”のビット
位置を、アドレスと同様に順次シフトすることができ
る。

【００１８】図３はアドレスの組合せの説明図であり、
前述のように、アドレスを８ビット構成とした場合を示
し、最小アドレスはオール“０”、１ビットのみ“１”
のアドレスは、その“１”を最下位ビット位置から順に
最上位ビット位置までシフトすることにより、アドレス
バス２のビット位置０〜７について、“０”スタック試
験を行うことができる。又最大アドレスはオール
“１”、１ビットのみ“０”のアドレスは、その“０”
を最下位ビット位置から順に最上位ビット位置までシフ
トすることにより、アドレスバス２のビット位置０〜７
について、“１”スタック試験を行うことができる。

【００１９】前述の実施例は、アドレスバス２とデータ
バス３とがそれぞれ８ビット幅の場合を示すが、本発明
はこれに限定されるものではなく、メモリ１の記憶容量
に対応して１６ビット，２４ビット，３２ビット，６４
ビット等のバス幅のアドレスバス２を用いる場合にも適
用できるものであり、例えば、３２ビット幅の場合に
は、６４回のデータの書込みと、３２回のデータの読出
しとにより、アドレスバス２の“０”スタック試験又は
“１”スタック試験を行うことができ、両方の試験につ
いては、１２８回のデータ書込みと６４回のデータ読出
しとにより済むことになる。

【００２０】

【発明の効果】以上説明したように、本発明は、メモリ
１の最小アドレス又は最大アドレスにオール“０”又は
オール“１”のデータを書込み、次に１ビットのみ
“１”又は“０”のアドレスに、１ビットのみ“１”又
は“０”のデータを書込み、次に最小アドレス又は最大
アドレスからデータを読出し、このデータがオール
“０”又はオール“１”の時に正常と判定し、オール
“０”又はオール“１”でない時は、アドレスの“１”
又は“０”のビット位置に、“０”スタック又は“１”
スタックが生じていることを識別できるもので、メモリ
１の記憶容量が大きく、それに対応してアドレスバス２
のバス幅が広い場合でも、従来例に比較して極めて少な
い回数の書込みと読出しとによりスタック試験を行うこ
とができるから、試験時間を著しく短縮することができ
る利点がある。

【図面の簡単な説明】

【図１】本発明の実施例の説明図である。

【図２】本発明の実施例のフローチャートである。

【図３】アドレスの組合せの説明図である。

【符号の説明】

１メモリ２アドレスバス３データバス４試験機能部

Claims

【特許請求の範囲】

【請求項１】メモリ（１）をアドレスバス（２）とデ
ータバス（３）とを含むバスを介してプロセッサ等から
なる試験機能部（４）と接続し、該試験機能部（４）は、前記メモリ（１）の最小アドレ
ス（又は最大アドレス）と、１ビットのみが“１”（又
は“０”）で、且つ該“１”（又は“０”）のビットが
最下位ビット位置から最上位ビット位置まで、データ書
込毎にシフトさせる前記メモリ（１）のアドレスとを対
とし、前記最小アドレス（又は最大アドレス）にオール“０”
（又はオール“１”）のデータを書込み、次に前記１ビ
ットのみが“１”（又は“０”）のアドレスに、１ビッ
トのみが“１”（又は“０”）のデータを書込み、次に
前記最小アドレス（又は最大アドレス）からデータを読
出し、該データがオール“０”（又はオール“１”）の
時に正常と判定することを特徴とするメモリアドレスバ
ス試験方式。
【請求項２】前記１ビットのみが“１”（又は
“０”）のデータの“１”（又は“０”）のビット位置
を、前記１ビットのみが“１”（又は“０”）のアドレ
スの“１”（又は“０”）のビット位置をシフトする毎
にシフトすることを特徴とする請求項１記載のメモリア
ドレスバス試験方式。