JP3397272B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本願の発明は、ゲート電極への電
圧の印加によってチャネルの形成を制御する電界効果ト
ランジスタの製造方法に関するものである。
圧の印加によってチャネルの形成を制御する電界効果ト
ランジスタの製造方法に関するものである。
【０００２】
【従来の技術】図７は、二重ゲート構造の電界効果トラ
ンジスタを示している。この電界効果トランジスタで
は、半導体層１１のｎ- 型、ｐ- 型またはｉ型のチャネ
ル領域１２の両側にｎ型またはｐ型のソース／ドレイン
領域１３ａ、１３ｂが形成されており、ゲート絶縁層１
４ａ、１４ｂを介してチャネル領域１２の上下両面にゲ
ート電極１５ａ、１５ｂが設けられている。
ンジスタを示している。この電界効果トランジスタで
は、半導体層１１のｎ- 型、ｐ- 型またはｉ型のチャネ
ル領域１２の両側にｎ型またはｐ型のソース／ドレイン
領域１３ａ、１３ｂが形成されており、ゲート絶縁層１
４ａ、１４ｂを介してチャネル領域１２の上下両面にゲ
ート電極１５ａ、１５ｂが設けられている。
【０００３】この様な電界効果トランジスタを製造する
ために、従来は、所謂ラテラル固相エピタキシャル成長
によってゲート絶縁層１４ａ上に半導体層１１をエピタ
キシャル成長させたり、２枚のウェハの貼り合わせや研
削等によってゲート絶縁層１４ａ上に半導体層１１を形
成したりしていた。
ために、従来は、所謂ラテラル固相エピタキシャル成長
によってゲート絶縁層１４ａ上に半導体層１１をエピタ
キシャル成長させたり、２枚のウェハの貼り合わせや研
削等によってゲート絶縁層１４ａ上に半導体層１１を形
成したりしていた。
【０００４】図７に示した電界効果トランジスタでは、
両方のゲート電極１５ａ、１５ｂからチャネル領域１２
に電界を及ぼすことができるので、単一ゲート構造に比
べて、チャネル領域１２で誘起されるキャリア数が多く
て電流駆動能力及び相互コンダクタンスが高く、ソース
／ドレイン領域１３ａ、１３ｂ間におけるパンチスルー
も生じない。
両方のゲート電極１５ａ、１５ｂからチャネル領域１２
に電界を及ぼすことができるので、単一ゲート構造に比
べて、チャネル領域１２で誘起されるキャリア数が多く
て電流駆動能力及び相互コンダクタンスが高く、ソース
／ドレイン領域１３ａ、１３ｂ間におけるパンチスルー
も生じない。
【０００５】また、ゲート電極１５ａ、１５ｂを互いに
独立に動作させ、例えばこれらのゲート電極１５ａ、１
５ｂの一方でチャネル領域１２にバイアスを印加するこ
とによって、チャネル領域１２に不純物を導入しなくて
も種々の特性を容易に実現することができる。
独立に動作させ、例えばこれらのゲート電極１５ａ、１
５ｂの一方でチャネル領域１２にバイアスを印加するこ
とによって、チャネル領域１２に不純物を導入しなくて
も種々の特性を容易に実現することができる。
【０００６】
【発明が解決しようとする課題】しかし、電界効果トラ
ンジスタの微細化に伴って電源電圧も低下してきている
ので、図７に示した二重ゲート構造の電界効果トランジ
スタでも、電流駆動能力及び相互コンダクタンスが十分
ではなくなってきている。
ンジスタの微細化に伴って電源電圧も低下してきている
ので、図７に示した二重ゲート構造の電界効果トランジ
スタでも、電流駆動能力及び相互コンダクタンスが十分
ではなくなってきている。
【０００７】また、ラテラル固相エピタキシャル成長に
よってゲート絶縁層１４ａ上に半導体層１１を形成する
従来の方法では、この半導体層１１の結晶性が劣ってい
るので、キャリア移動度が高くて動作が高速な電界効果
トランジスタを製造することが困難であった。
よってゲート絶縁層１４ａ上に半導体層１１を形成する
従来の方法では、この半導体層１１の結晶性が劣ってい
るので、キャリア移動度が高くて動作が高速な電界効果
トランジスタを製造することが困難であった。
【０００８】これに対して、２枚のウェハの貼り合わせ
や研削等によってゲート絶縁層１４ａ上に半導体層１１
を形成する従来の方法では、この半導体層１１の結晶性
が優れているので、キャリア移動度が高くて動作が高速
な電界効果トランジスタを製造することができるが、２
枚のウェハが必要なために製造コストが高かった。
や研削等によってゲート絶縁層１４ａ上に半導体層１１
を形成する従来の方法では、この半導体層１１の結晶性
が優れているので、キャリア移動度が高くて動作が高速
な電界効果トランジスタを製造することができるが、２
枚のウェハが必要なために製造コストが高かった。
【０００９】
【課題を解決するための手段】請求項１の電界効果トラ
ンジスタの製造方法は、半導体基体の深さ方向に互いに
接しており相対的に深い位置に埋め込まれた第１のゲー
ト電極と相対的に浅い位置に埋め込まれた第１のゲート
絶縁層とを前記半導体基体中へのイオン注入で形成する
工程と、前記半導体基体のうちで前記第１のゲート電極
上を通過して延びる柱状部を残して前記第１のゲート絶
縁層の深さまで前記半導体基体を削除する工程と、前記
柱状部の露出面に第２のゲート絶縁層を形成する工程
と、前記柱状部のうちで前記第１のゲート電極上の部分
の少なくとも２つの面における前記第２のゲート絶縁層
に接する第２のゲート電極を形成する工程とを具備する
ことを特徴としている。
ンジスタの製造方法は、半導体基体の深さ方向に互いに
接しており相対的に深い位置に埋め込まれた第１のゲー
ト電極と相対的に浅い位置に埋め込まれた第１のゲート
絶縁層とを前記半導体基体中へのイオン注入で形成する
工程と、前記半導体基体のうちで前記第１のゲート電極
上を通過して延びる柱状部を残して前記第１のゲート絶
縁層の深さまで前記半導体基体を削除する工程と、前記
柱状部の露出面に第２のゲート絶縁層を形成する工程
と、前記柱状部のうちで前記第１のゲート電極上の部分
の少なくとも２つの面における前記第２のゲート絶縁層
に接する第２のゲート電極を形成する工程とを具備する
ことを特徴としている。
【００１０】請求項２の電界効果トランジスタの製造方
法は、請求項１の電界効果トランジスタの製造方法にお
いて、前記半導体基体中への不純物のイオン注入で形成
した不純物層を前記第１のゲート電極にし、前記半導体
基体中への酸素のイオン注入で形成した半導体酸化物層
を前記ゲート絶縁層にすることを特徴としている。
法は、請求項１の電界効果トランジスタの製造方法にお
いて、前記半導体基体中への不純物のイオン注入で形成
した不純物層を前記第１のゲート電極にし、前記半導体
基体中への酸素のイオン注入で形成した半導体酸化物層
を前記ゲート絶縁層にすることを特徴としている。
【００１１】請求項３の電界効果トランジスタの製造方
法は、請求項１の電界効果トランジスタの製造方法にお
いて、前記第２のゲート電極のうちで少なくとも１つの
前記面に対向する部分を他の前記面に対向する部分から
分離する工程を具備することを特徴としている。
法は、請求項１の電界効果トランジスタの製造方法にお
いて、前記第２のゲート電極のうちで少なくとも１つの
前記面に対向する部分を他の前記面に対向する部分から
分離する工程を具備することを特徴としている。
【００１２】
【作用】請求項１、２の電界効果トランジスタの製造方
法では、活性領域が形成されるべき柱状部の少なくとも
３つの面に対してゲート電極を形成しているので、単一
ゲート構造や二重ゲート構造に比べて、チャネル領域で
誘起されるキャリア数が多く、配線の自由度も多い電界
効果トランジスタを製造することができる。
法では、活性領域が形成されるべき柱状部の少なくとも
３つの面に対してゲート電極を形成しているので、単一
ゲート構造や二重ゲート構造に比べて、チャネル領域で
誘起されるキャリア数が多く、配線の自由度も多い電界
効果トランジスタを製造することができる。
【００１３】しかも、半導体基体中へのイオン注入で半
導体基体中に埋め込まれたゲート電極及びゲート絶縁層
を形成し、この半導体基体を削除することによって、活
性領域が形成されるべき柱状部を形成しているので、こ
の柱状部の少なくとも３つの面に対してゲート電極を形
成しているにも拘らず、結晶性の優れた活性領域を有す
る電界効果トランジスタを１枚のウェハで製造すること
ができる。
導体基体中に埋め込まれたゲート電極及びゲート絶縁層
を形成し、この半導体基体を削除することによって、活
性領域が形成されるべき柱状部を形成しているので、こ
の柱状部の少なくとも３つの面に対してゲート電極を形
成しているにも拘らず、結晶性の優れた活性領域を有す
る電界効果トランジスタを１枚のウェハで製造すること
ができる。
【００１４】請求項３の電界効果トランジスタの製造方
法では、電界効果トランジスタの活性領域が形成される
べき柱状部を形成した後に形成するゲート電極を少なく
とも２つに分離しているので、互いに独立に動作する少
なくとも３つのゲート電極を有する電界効果トランジス
タを製造することができる。
法では、電界効果トランジスタの活性領域が形成される
べき柱状部を形成した後に形成するゲート電極を少なく
とも２つに分離しているので、互いに独立に動作する少
なくとも３つのゲート電極を有する電界効果トランジス
タを製造することができる。
【００１５】
【実施例】以下、ＭＯＳトランジスタの製造に適用した
本願の発明の第１〜第４実施例を、図１〜６を参照しな
がら説明する。図１〜３が、第１実施例を示している。
この第１実施例では、図１（ａ）に示す様に、まず、活
性領域下に形成すべきゲート電極のパターンにＳｉ基体
２１上でレジスト２２を加工する。
本願の発明の第１〜第４実施例を、図１〜６を参照しな
がら説明する。図１〜３が、第１実施例を示している。
この第１実施例では、図１（ａ）に示す様に、まず、活
性領域下に形成すべきゲート電極のパターンにＳｉ基体
２１上でレジスト２２を加工する。
【００１６】その後、レジスト２２をマスクにして不純
物２３をイオン注入して、Ｓｉ基体２１中に埋め込まれ
た不純物層２４を形成する。そして、再びレジスト２２
をマスクにして酸素２５をイオン注入して、Ｓｉ基体２
１中で且つ不純物層２４上にＳｉＯ2 層２６を形成す
る。
物２３をイオン注入して、Ｓｉ基体２１中に埋め込まれ
た不純物層２４を形成する。そして、再びレジスト２２
をマスクにして酸素２５をイオン注入して、Ｓｉ基体２
１中で且つ不純物層２４上にＳｉＯ2 層２６を形成す
る。
【００１７】次に、図１（ｂ）に示す様に、Ｓｉ基体２
１上で活性領域のパターンにレジスト２７を加工する。
そして、このレジスト２７をマスクにしたＳｉ基体２１
に対するＲＩＥで、図１（ｂ）中の一点鎖線つまりＳｉ
Ｏ2 層２６の深さまで、Ｓｉ基体２１をエッチングす
る。
１上で活性領域のパターンにレジスト２７を加工する。
そして、このレジスト２７をマスクにしたＳｉ基体２１
に対するＲＩＥで、図１（ｂ）中の一点鎖線つまりＳｉ
Ｏ2 層２６の深さまで、Ｓｉ基体２１をエッチングす
る。
【００１８】次に、図１（ｃ）に示す様に、レジスト２
７を除去して、０．１〜０．２μｍ程度の高さの柱状部
３１をＳｉ基体２１に形成する。そして、図２（ａ）に
示す様に、柱状部３１を含むＳｉ基体２１の表面に熱酸
化でＳｉＯ2 層３２を形成した後、柱状部３１の表面以
外のＳｉＯ2 層３２を除去する。
７を除去して、０．１〜０．２μｍ程度の高さの柱状部
３１をＳｉ基体２１に形成する。そして、図２（ａ）に
示す様に、柱状部３１を含むＳｉ基体２１の表面に熱酸
化でＳｉＯ2 層３２を形成した後、柱状部３１の表面以
外のＳｉＯ2 層３２を除去する。
【００１９】次に、図２（ｂ）（ｃ）に示す様に、全面
に堆積させた多結晶Ｓｉ層３３をパターニングして、柱
状部３１上及び柱状部３１の周囲にのみ多結晶Ｓｉ層３
３を残す。そして、図３（ａ）に示す様に、柱状部３１
上及び柱状部３１の側面に形成すべきゲート電極上を覆
って延びるパターンに多結晶Ｓｉ層３３上及びＳｉ基体
２１上でレジスト３４を加工する。
に堆積させた多結晶Ｓｉ層３３をパターニングして、柱
状部３１上及び柱状部３１の周囲にのみ多結晶Ｓｉ層３
３を残す。そして、図３（ａ）に示す様に、柱状部３１
上及び柱状部３１の側面に形成すべきゲート電極上を覆
って延びるパターンに多結晶Ｓｉ層３３上及びＳｉ基体
２１上でレジスト３４を加工する。
【００２０】次に、図３（ｂ）に示す様に、レジスト３
４をマスクにしたＲＩＥを多結晶Ｓｉ層３３に施し、同
じレジスト３４をマスクした不純物のイオン注入で柱状
部３１に不純物層３５ａ、３５ｂを形成する。その後、
図３（ｃ）に示す様に、レジスト３４を除去し、更に、
従来公知の工程を経て、このＭＯＳトランジスタを完成
させる。
４をマスクにしたＲＩＥを多結晶Ｓｉ層３３に施し、同
じレジスト３４をマスクした不純物のイオン注入で柱状
部３１に不純物層３５ａ、３５ｂを形成する。その後、
図３（ｃ）に示す様に、レジスト３４を除去し、更に、
従来公知の工程を経て、このＭＯＳトランジスタを完成
させる。
【００２１】以上の様な第１実施例で製造したＭＯＳト
ランジスタでは、柱状部３１が活性領域になっており、
不純物層３５ａ、３５ｂがソース／ドレイン領域になっ
ており、柱状部３１のうちで不純物層３５ａ、３５ｂ同
士の間の部分がチャネル領域になっている。また、Ｓｉ
Ｏ2 層２６、３２がゲート絶縁層になっており、不純物
層２４及び多結晶Ｓｉ層３３がゲート電極になってお
り、従って、チャネル領域の周囲の４面をゲート電極が
取り囲んでいる。
ランジスタでは、柱状部３１が活性領域になっており、
不純物層３５ａ、３５ｂがソース／ドレイン領域になっ
ており、柱状部３１のうちで不純物層３５ａ、３５ｂ同
士の間の部分がチャネル領域になっている。また、Ｓｉ
Ｏ2 層２６、３２がゲート絶縁層になっており、不純物
層２４及び多結晶Ｓｉ層３３がゲート電極になってお
り、従って、チャネル領域の周囲の４面をゲート電極が
取り囲んでいる。
【００２２】図４が、第２実施例を示している。この第
２実施例でも、図４（ａ）に示す様に、多結晶Ｓｉ層３
３のパターニング及び不純物層３５ａ、３５ｂの形成に
用いたレジスト３４を除去するまでは、上述の第１実施
例と実質的に同様の工程を実行する。しかし、この第２
実施例では、その後、柱状部３１の幅を有するパターン
に柱状部３１上の多結晶Ｓｉ層３３上でレジスト３６を
加工する。
２実施例でも、図４（ａ）に示す様に、多結晶Ｓｉ層３
３のパターニング及び不純物層３５ａ、３５ｂの形成に
用いたレジスト３４を除去するまでは、上述の第１実施
例と実質的に同様の工程を実行する。しかし、この第２
実施例では、その後、柱状部３１の幅を有するパターン
に柱状部３１上の多結晶Ｓｉ層３３上でレジスト３６を
加工する。
【００２３】次に、図４（ｂ）（ｃ）に示す様に、レジ
スト３６をマスクにしたＲＩＥを多結晶Ｓｉ層３３に施
して、柱状部３１の一方の側面の多結晶Ｓｉ層３３ａと
柱状部３１上の多結晶Ｓｉ層３３ｂと柱状部３１の他方
の側面の多結晶Ｓｉ層３３ｃとに、多結晶Ｓｉ層３３を
分離する。その後は、再び、従来公知の工程を経て、こ
のＭＯＳトランジスタを完成させる。
スト３６をマスクにしたＲＩＥを多結晶Ｓｉ層３３に施
して、柱状部３１の一方の側面の多結晶Ｓｉ層３３ａと
柱状部３１上の多結晶Ｓｉ層３３ｂと柱状部３１の他方
の側面の多結晶Ｓｉ層３３ｃとに、多結晶Ｓｉ層３３を
分離する。その後は、再び、従来公知の工程を経て、こ
のＭＯＳトランジスタを完成させる。
【００２４】以上の様な第２実施例で製造したＭＯＳト
ランジスタでは、不純物層２４及び多結晶Ｓｉ層３３ａ
〜３３ｃがゲート電極になっており、チャネル領域の周
囲の４面をゲート電極が取り囲んでいるが、これらの４
面に対応しているゲート電極は総て互いに分離されてい
る。
ランジスタでは、不純物層２４及び多結晶Ｓｉ層３３ａ
〜３３ｃがゲート電極になっており、チャネル領域の周
囲の４面をゲート電極が取り囲んでいるが、これらの４
面に対応しているゲート電極は総て互いに分離されてい
る。
【００２５】図５が、第３実施例で製造したＭＯＳトラ
ンジスタを示している。この第３実施例は、柱状部３１
上に多結晶Ｓｉ層３３ｂを形成しないことを除いて、上
述の第２実施例と実質的に同様の工程を実行する。この
様な第３実施例では、多結晶Ｓｉ層３３ｂを形成しない
分だけ層間絶縁膜等の平坦化が容易である。
ンジスタを示している。この第３実施例は、柱状部３１
上に多結晶Ｓｉ層３３ｂを形成しないことを除いて、上
述の第２実施例と実質的に同様の工程を実行する。この
様な第３実施例では、多結晶Ｓｉ層３３ｂを形成しない
分だけ層間絶縁膜等の平坦化が容易である。
【００２６】図６が、第４実施例で製造したＭＯＳトラ
ンジスタを示している。この第４実施例は、柱状部３１
の他方の側面に多結晶Ｓｉ層３３ｃを形成しないことを
除いて、上述の第２実施例と実質的に同様の工程を実行
する。この様な第４実施例では、多結晶Ｓｉ層３３ｃを
形成しない分だけＭＯＳトランジスタの占有面積を小さ
くして高集積化を図ることができる。
ンジスタを示している。この第４実施例は、柱状部３１
の他方の側面に多結晶Ｓｉ層３３ｃを形成しないことを
除いて、上述の第２実施例と実質的に同様の工程を実行
する。この様な第４実施例では、多結晶Ｓｉ層３３ｃを
形成しない分だけＭＯＳトランジスタの占有面積を小さ
くして高集積化を図ることができる。
【００２７】なお、以上の第１〜第４実施例の何れにお
いても、Ｓｉ基体２１中へ酸素２５をイオン注入して形
成したＳｉＯ2 層２６と、柱状部３１の表面を熱酸化し
て形成したＳｉＯ2 層３２とをゲート絶縁層とするＭＯ
Ｓトランジスタを製造したが、例えば、Ｓｉ基体２１中
へ窒素をイオン注入して形成したＳｉＮ層と、柱状部３
１の表面を熱窒化して形成したＳｉＮ層とをゲート絶縁
層とする電界効果トランジスタを製造することもでき
る。
いても、Ｓｉ基体２１中へ酸素２５をイオン注入して形
成したＳｉＯ2 層２６と、柱状部３１の表面を熱酸化し
て形成したＳｉＯ2 層３２とをゲート絶縁層とするＭＯ
Ｓトランジスタを製造したが、例えば、Ｓｉ基体２１中
へ窒素をイオン注入して形成したＳｉＮ層と、柱状部３
１の表面を熱窒化して形成したＳｉＮ層とをゲート絶縁
層とする電界効果トランジスタを製造することもでき
る。
【００２８】
【発明の効果】請求項１、２の電界効果トランジスタの
製造方法では、単一ゲート構造や二重ゲート構造に比べ
て、チャネル領域で誘起されるキャリア数が多い電界効
果トランジスタを製造することができるので、電流駆動
能力及び相互コンダクタンスが高い電界効果トランジス
タを製造することができる。
製造方法では、単一ゲート構造や二重ゲート構造に比べ
て、チャネル領域で誘起されるキャリア数が多い電界効
果トランジスタを製造することができるので、電流駆動
能力及び相互コンダクタンスが高い電界効果トランジス
タを製造することができる。
【００２９】また、単一ゲート構造や二重ゲート構造に
比べて、配線の自由度も多い電界効果トランジスタを製
造することができるので、複雑な配線の形成に有利であ
り、集積回路装置の微細化、高集積化に好都合な電界効
果トランジスタを製造することもできる。
比べて、配線の自由度も多い電界効果トランジスタを製
造することができるので、複雑な配線の形成に有利であ
り、集積回路装置の微細化、高集積化に好都合な電界効
果トランジスタを製造することもできる。
【００３０】しかも、活性領域が形成されるべき柱状部
の少なくとも３つの面に対してゲート電極を形成してい
るにも拘らず、結晶性の優れた活性領域を有する電界効
果トランジスタを１枚のウェハで製造することができる
ので、キャリア移動度が高くて動作が高速な電界効果ト
ランジスタを低コストで製造することができる。
の少なくとも３つの面に対してゲート電極を形成してい
るにも拘らず、結晶性の優れた活性領域を有する電界効
果トランジスタを１枚のウェハで製造することができる
ので、キャリア移動度が高くて動作が高速な電界効果ト
ランジスタを低コストで製造することができる。
【００３１】請求項３の電界効果トランジスタの製造方
法では、互いに独立に動作する少なくとも３つのゲート
電極を有する電界効果トランジスタを製造することがで
きるので、ゲート電圧の制御性の自由度が多くて、複雑
な制御を必要とする集積回路装置の形成に有利な電界効
果トランジスタを製造することができる。
法では、互いに独立に動作する少なくとも３つのゲート
電極を有する電界効果トランジスタを製造することがで
きるので、ゲート電圧の制御性の自由度が多くて、複雑
な制御を必要とする集積回路装置の形成に有利な電界効
果トランジスタを製造することができる。
【図１】ＭＯＳトランジスタを製造する本願の発明の第
１実施例における初期の工程を順次に示す正面断面図で
ある。
１実施例における初期の工程を順次に示す正面断面図で
ある。
【図２】第１実施例における中期の工程を順次に示して
おり、（ａ）（ｂ）は正面断面図、（ｃ）は（ｂ）の状
態の平面図である。
おり、（ａ）（ｂ）は正面断面図、（ｃ）は（ｂ）の状
態の平面図である。
【図３】第１実施例における終期の工程を順次に示して
おり、（ａ）（ｂ）は平面図、（ｃ）は正面断面図であ
る。
おり、（ａ）（ｂ）は平面図、（ｃ）は正面断面図であ
る。
【図４】ＭＯＳトランジスタを製造する本願の発明の第
２実施例における工程の一部を順次に示しており、
（ａ）（ｂ）は正面断面図、（ｃ）は（ｂ）の状態の平
面図である。
２実施例における工程の一部を順次に示しており、
（ａ）（ｂ）は正面断面図、（ｃ）は（ｂ）の状態の平
面図である。
【図５】本願の発明の第３実施例で製造したＭＯＳトラ
ンジスタの正面断面図である。
ンジスタの正面断面図である。
【図６】本願の発明の第４実施例で製造したＭＯＳトラ
ンジスタを示しており、（ａ）は正面断面図、（ｂ）は
平面図である。
ンジスタを示しており、（ａ）は正面断面図、（ｂ）は
平面図である。
【図７】本願の発明の一従来例で製造したＭＯＳトラン
ジスタの側面断面図である。
ジスタの側面断面図である。
２１ Ｓｉ基体
２３ 不純物
２４ 不純物層
２５ 酸素
２６ ＳｉＯ2 層
３１ 柱状部
３３ 多結晶Ｓｉ層
３３ａ 多結晶Ｓｉ層
３３ｂ 多結晶Ｓｉ層
３３ｃ 多結晶Ｓｉ層
Claims (3)
- 【請求項１】 半導体基体の深さ方向に互いに接してお
り相対的に深い位置に埋め込まれた第１のゲート電極と
相対的に浅い位置に埋め込まれた第１のゲート絶縁層と
を前記半導体基体中へのイオン注入で形成する工程と、 前記半導体基体のうちで前記第１のゲート電極上を通過
して延びる柱状部を残して前記第１のゲート絶縁層の深
さまで前記半導体基体を削除する工程と、 前記柱状部の露出面に第２のゲート絶縁層を形成する工
程と、 前記柱状部のうちで前記第１のゲート電極上の部分の少
なくとも２つの面における前記第２のゲート絶縁層に接
する第２のゲート電極を形成する工程とを具備すること
を特徴とする電界効果トランジスタの製造方法。 - 【請求項２】 前記半導体基体中への不純物のイオン注
入で形成した不純物層を前記第１のゲート電極にし、 前記半導体基体中への酸素のイオン注入で形成した半導
体酸化物層を前記ゲート絶縁層にすることを特徴とする
請求項１記載の電界効果トランジスタの製造方法。 - 【請求項３】 前記第２のゲート電極のうちで少なくと
も１つの前記面に対向する部分を他の前記面に対向する
部分から分離する工程を具備することを特徴とする請求
項１記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12441195A JP3397272B2 (ja) | 1995-04-25 | 1995-04-25 | 電界効果トランジスタの製造方法 |
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| JP12441195A JP3397272B2 (ja) | 1995-04-25 | 1995-04-25 | 電界効果トランジスタの製造方法 |
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1995
- 1995-04-25 JP JP12441195A patent/JP3397272B2/ja not_active Expired - Fee Related
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| JPH08298324A (ja) | 1996-11-12 |
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