JP2013105982A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、(a)素子分離領域STIにより囲まれた半導体領域3よりなる活性領域Acに配置されたMISFETと、(b)活性領域Acの下部に配置された絶縁層BOXとを有する。さらに、(c)活性領域Acの下部において、絶縁層BOXを介して配置されたp型の半導体領域1Wと、(d)p型の半導体領域1Wの下部に配置されたp型と逆導電型であるn型の第2半導体領域2Wと、を有する。そして、p型の半導体領域1Wは、絶縁層BOXの下部から延在する接続領域CAを有し、p型の半導体領域1Wと、MISFETのゲート電極Gとは、ゲート電極Gの上部から接続領域CAの上部まで延在する一体の導電性膜であるシェアードプラグSP1により接続されている。
【選択図】図3
Description
本実施の形態の半導体装置は、nチャネル型MISFET(NMOS)を有する。MISFETは、Metal Insulator Semiconductor Field Effect Transistor(電界効果トランジスタ)の略であり、MOS(Metal Oxide Semiconductor)と呼ばれることもある。なお、nチャネル型MISFETおよびpチャネル型MISFETを相補型のMISFET(CMOS)と呼ぶこともある。
<模式構造>
図1は、本実施の形態の半導体装置を構成するnチャネル型MISFETの模式的な断面図である。図2は、nチャネル型MISFETの電位の印加状態を示す表である。
図3〜図6は、本実施の形態の半導体装置を構成するnチャネル型MISFETの要部断面図または要部平面図である。図3に示す断面は、図6に示す平面図のA−A断面に、図4に示す断面は、図6に示す平面図のB−B断面に、図5に示す断面は、図6に示す平面図のC−C断面に対応する。
次いで、図面を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のnチャネル型MISFETの構成をより明確にする。図7〜図39は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。
図7に示すSOI基板を準備する。このSOI基板は、前述したとおり、支持基板1と絶縁層BOXとその上部の半導体領域(素子形成領域)3とを有する。支持基板1は、例えば、p型の単結晶シリコン基板である。絶縁層BOXは、例えば、酸化シリコン膜であり、その膜厚は、例えば、5〜30nm程度である。また、半導体領域3は、例えば、単結晶シリコン層(SOI層)であり、その厚さは、例えば、10〜50nm程度である。
次いで、図32〜図35に示すように、ゲート電極Gおよびソース、ドレイン領域(SD)等の上部に、サリサイド(Salicide:Self Aligned Silicide)技術により、金属シリサイド層13を形成した後、層間絶縁膜IL1を形成する。
このように、本実施の形態においては、nチャネル型MISFET(nT)のゲート電極Gとp型の半導体領域1Wとの電気的接続をシェアードプラグSP1によって行ったので、nチャネル型MISFET(nT)の形成領域の縮小化を図ることができる。
実施の形態1においては、活性領域Acのパターンを台形状としたが(図6、図11参照)、かかる形状に限られるものではなく、他の形状であってもよい。以下に、他の形状として、変形例Aおよび変形例Bの2例を説明する。
図42および図43は、本実施の形態の変形例Aの半導体装置を構成するnチャネル型MISFETの要部平面図である。
上記実施の形態1および変形例Bにおいては、主としてnチャネル型MISFETのゲート電極およびソース・ドレイン領域が形成される領域(第1矩形AcA、素子形成領域)と、接続領域CAとを一の活性領域Acのパターン中に設けたが、接続領域CAを別のパターンとしてもよい。
実施の形態1においては、開口部OAの側壁を、サイドウォール膜SW2で覆うこと(図3等参照)により、シェアードプラグSP1と半導体領域3との絶縁を図ったが、本実施の形態においては、コンタクトホールC1Sの側壁にサイドウォール膜SW3を設ける。以下に、サイドウォール膜SW3を形成する形態として、変形例1および変形例2の2例を説明する。
図47および図48は、本実施の形態の変形例1の半導体装置の製造工程を示す要部断面図である。
図49〜図51は、本実施の形態の変形例2の半導体装置の製造工程を示す要部断面図である。
実施の形態1においては、半導体領域1Wをp型とし、半導体領域2Wをn型として、pn分離を構成したが、半導体領域1Wの電位を独立して制御するための半導体領域1Wの分離構成は、実施の形態1のものに限られるものではなく、種々の変形が可能である。以下に、上記分離構成の他の形態として、変形例aおよび変形例bの2例を説明する。
実施の形態1においては、半導体領域1Wをp型とし、半導体領域2Wをn型としたが(図1参照)、これらの導電型を逆導電型としてもよい。即ち、本変形例aにおいては、半導体領域1Wをn型とし、半導体領域2Wをp型とする。
上記変形例aにおいては、このn型の半導体領域1Wの底部を、素子分離領域STIの底部より深い位置に配置したが、素子分離領域STIをより深く形成してもよい。
実施の形態1においては、nチャネル型MISFETを例に説明したが、本実施の形態においては、pチャネル型MISFETを例に説明する。
上記実施の形態1〜5において説明した半導体装置(nチャネル型MISFETやpチャネル型MISFET)の適用箇所に制限はないが、例えば、これらのMISFETをSRAM(Static Random Access Memory、スタティックランダムアクセスメモリ)のメモリセルに適用することができる。
図58は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線(ビット線BL、ビット線/(バー)BL)とワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタ(ロードMOS、負荷用トランジスタ、負荷用MISFET)Lo1、Lo2、一対のアクセストランジスタ(アクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタ)Acc1、Acc2および一対のドライバトランジスタ(ドライバMOS、駆動用トランジスタ、駆動用MISFET)Dr1、Dr2を有している。
上記SRAMのメモリセルのメモリ動作を説明する。CMOSインバータの蓄積ノードAが高電位(H)であるときには、Dr2がオン状態となるので、他のCMOSインバータの蓄積ノードBが低電位(L)になる。したがって、Lo1がオン状態、Dr1がオフ状態となり、蓄積ノードAの高電位(H)が保持される。すなわち、一対のCMOSインバータを交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源が印加されている間、情報が保存される。
ここで、本実施の形態のSRAMのメモリセルを構成するアクセスバトランジスタ(Acc1)として、実施の形態1で説明した、nチャネル型MISFETの構成(図1等参照)を適用する。即ち、ゲート電極とp型の半導体領域1Wをn型の半導体領域2Wにより電気的に分離することで、p型の半導体領域1Wの電位を個別に制御する。また、nチャネル型MISFET(nT)のゲート電極Gとp型の半導体領域1Wとの電気的接続をシェアードプラグSP1によって行う。
1W 半導体領域
2W 半導体領域
3 半導体領域
7 多結晶シリコン膜
13 金属シリサイド層
A 蓄積ノード
Ac 活性領域
AcA 第1矩形
AcB 第2矩形
AcN1 活性領域
AcN2 活性領域
AcP1 活性領域
AcP2 活性領域
Acc1 アクセストランジスタ
Acc2 アクセストランジスタ
B 蓄積ノード
BL、/BL ビット線
BOX 絶縁層
C1 コンタクトホール
C1S コンタクトホール
CA 接続領域
D1 距離
Dr1 ドライバトランジスタ
Dr2 ドライバトランジスタ
EX1 低濃度不純物領域
G ゲート電極
G1 ゲート電極
G2 ゲート電極
G3 ゲート電極
G4 ゲート電極
GO ゲート絶縁膜
Lo1 ロードトランジスタ
Lo2 ロードトランジスタ
IL1 層間絶縁膜
IL1a 窒化シリコン膜
IL1b 酸化シリコン膜
MCA メモリセル領域
OA 開口部
P1 第1プラグ(プラグ)
SD 高濃度不純物領域
SP1 シェアードプラグ
SP1s シェアードプラグ
SP1w シェアードプラグ
STI 素子分離領域
SW サイドウォール膜、
SW1 サイドウォール膜
SW2 サイドウォール膜
SW3 サイドウォール膜
VSS 接地電位
Vdd 電源電位
WL ワード線
Claims (21)
- (a)素子分離領域により囲まれた半導体領域よりなる活性領域に配置されたMISFETと、
(b)前記活性領域の下部に配置された絶縁層と、
(c)前記活性領域の下部において、前記絶縁層を介して配置された第1導電型の第1半導体領域と、
(d)前記第1半導体領域の下部に配置された前記第1導電型と逆導電型である第2導電型の第2半導体領域と、
を有し、
前記第1半導体領域は、前記絶縁層の下部から延在する接続領域を有し、
前記第1半導体領域と、前記MISFETのゲート電極とは、前記ゲート電極の上部から前記接続領域の上部まで延在する一体の第1導電性膜により接続される半導体装置。 - 前記接続領域は、前記活性領域内に設けられ、前記半導体領域と前記絶縁層とが除去された開口部であり、
前記活性領域の形状は、前記接続領域が配置される幅広部を有する請求項1記載の半導体装置。 - 前記活性領域の形状は、矩形と三角形の合成形状である台形状であり、前記三角形に対応する箇所に前記接続領域が設けられている請求項2記載の半導体装置。
- 前記ゲート電極は、前記台形状の上底に沿って第1方向に延在し、前記第1導電性膜は、前記ゲート電極の上部から前記接続領域の上部まで前記第1方向と交差する第2方向に延在する請求項3記載の半導体装置。
- 前記活性領域の形状は、第1矩形と前記第1矩形と隣接し、前記第1矩形より小面積の第2矩形の合成形状である多角形状であり、前記第2矩形に対応する箇所に前記接続領域が設けられている請求項2記載の半導体装置。
- 前記ゲート電極は、前記第1矩形の短辺に沿って第1方向に延在し、前記第1導電性膜は、前記ゲート電極の上部から前記接続領域の上部まで前記第1方向と交差する第2方向に延在する請求項5記載の半導体装置。
- 前記接続領域は、前記活性領域と離間して設けられ、前記接続領域と前記活性領域との間には前記素子分離領域が配置され、
前記接続領域は、前記半導体領域と前記絶縁層とが除去された開口部である請求項1記載の半導体装置。 - 前記MISFETのソース、ドレイン領域上に配置された第2導電性膜を有し、
前記第1導電性膜が配置されている第1接続孔は、前記第2導電性膜が配置されている第2接続孔と同じ工程で形成されたものである請求項2記載の半導体装置。 - 前記ゲート電極の側壁に、第1側壁絶縁膜を有し、
前記開口部の側壁に、第2側壁絶縁膜を有する請求項2記載の半導体装置。 - 前記第2側壁絶縁膜は、前記ゲート電極の側壁の第1側壁絶縁膜と同じ工程で形成されたものである請求項9記載の半導体装置。
- 前記第1導電性膜が配置されている第1接続孔の側壁に、第3側壁絶縁膜を有し、前記開口部の側壁は、前記第3側壁絶縁膜で覆われている請求項8記載の半導体装置。
- 前記第1導電性膜が配置されている第1接続孔は、第1絶縁膜と前記第1絶縁膜上に配置された第2絶縁膜との積層膜を有する層間絶縁膜中に配置され、
前記開口部の側壁の第3側壁絶縁膜は、前記第1絶縁膜よりなる請求項11記載の半導体装置。 - 前記MISFETは、nチャネル型MISFETであり、
前記第1半導体領域は、p型であり、
前記第2半導体領域は、n型である請求項2記載の半導体装置。 - 前記MISFETは、nチャネル型MISFETであり、
前記第1半導体領域は、n型であり、
前記第2半導体領域は、p型である請求項2記載の半導体装置。 - 前記素子分離領域の底部は、前記第1半導体領域の底部より深い位置に配置されている請求項14記載の半導体装置。
- 前記MISFETは、SRAMメモリセルを構成するMISFETである請求項13記載の半導体装置。
- 前記MISFETは、pチャネル型MISFETであり、
前記第1半導体領域は、n型であり、
前記第2半導体領域は、p型である請求項2記載の半導体装置。 - (a)支持基板上に絶縁層を介して配置された半導体領域を有する基板の活性領域にMISFETを形成する工程と、
(b)前記基板の接続領域の前記絶縁層および半導体領域を除去し、前記支持基板を露出する開口部を形成する工程と、
(c)前記(a)および前記(b)工程の後、前記MISFETのゲート電極の上部から前記開口部まで延在する一体の第1導電性膜を形成する工程と、
を有する半導体装置の製造方法。 - 前記(a)工程は、(a1)前記MISFETの前記ゲート電極の側壁に第1側壁絶縁膜を形成する工程を有し、
前記開口部の側壁は、前記(a1)工程において、第1側壁絶縁膜で覆われる請求項18記載の半導体装置の製造方法。 - 前記(c)工程は、
(c1)前記MISFETの上部の層間絶縁膜に接続孔を形成する工程と、
(c2)前記接続孔の側壁に第2側壁絶縁膜を形成する工程と、を有し、
前記開口部の側壁は、前記(c2)工程において、第2側壁絶縁膜で覆われる請求項18記載の半導体装置の製造方法。 - 前記(c)工程は、(c1)前記MISFETの上部の層間絶縁膜に接続孔を形成する工程であって、
前記MISFETの上部の層間絶縁膜であって、第1絶縁膜と前記第1絶縁膜上の第2絶縁膜との積層膜を有する層間絶縁膜の前記第2絶縁膜をエッチングする第1工程と、
前記第1絶縁膜を異方的にエッチングする第2工程と、を有する前記(c1)工程を有し、
前記開口部の側壁は、前記(c1)工程において、第1絶縁膜で覆われる請求項18記載の半導体装置の製造方法。
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