JPH04359567A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、浅いウェル構造を持つ
ＭＯＳ型の半導体装置とその製造方法に関する。

【０００２】

【従来の技術】ＭＯＳ型集積回路は、素子の微細化によ
ってますます集積度向上が図られている。素子の微細化
は良く知られているようにスケーリング則に従って行わ
れているが、微細化によって素子特性上種々の問題が生
じている。

【０００３】第１の問題は、反転チャネル層のキャリア
移動度の低下、キャリア密度の低下が生じることである
。ＭＯＳＦＥＴでは、ゲートバイアス印加時、まず基板
に空乏層が拡がり、ゲートバイアスがある値になると反
転チャネルが形成されて素子はオンする。この時空乏層
内の空間電荷は、実効ゲート電界を強める働きをし、こ
れはチャネルのキャリア移動度を低下させる方向に働く
が、微細化した場合にも空乏層の拡がり方が変わらない
とすると、その効果が相対的に大きなものとなる。また
ゲートバイアスの一部は空乏層の形成に費やされるから
、スケーリング則によって基板の不純物濃度を高くする
と、基板内で反転チャネルにかかるゲート電界成分が減
少し、チャネル層のキャリア密度が低下する。これは、
ＭＯＳＦＥＴの駆動能力低下を引き起こす。

【０００４】第２の問題は、寄生容量の増大による高速
性能の低下である。前述のようにスケーリング則によっ
て基板不純物濃度を高くすると、空乏層幅は小さくなり
、空乏層の持つ静電容量が相対的に大きくなる。

【０００５】第３の問題は、サブスレッショルド電流の
増大である。サブスレッショルド電流は、空乏層幅およ
びチャネル長に依存するが、チャネル長が小さいＭＯＳ
ＦＥＴではサブスレッショルド領域における電流のカッ
トオフ特性を表すＳファクタ（＝ｄＶＧ　／ｄ　ｌｏｇ
　　ＩＤ　）が小さいものとなる。

【０００６】

【発明が解決しようとする課題】以上のように従来のＭ
ＯＳＦＥＴでは、微細化によって、ゲート部で基板内に
伸びる空乏層の影響が大きくなり、駆動能力の低下、高
速性能の低下、サブスレッショルド電流の増大といった
問題が生じている。

【０００７】本発明はこの様な点に鑑みなされたもので
、微細化したときにも高性能を発揮できるようにしたＭ
ＯＳ型の半導体装置とその製造方法を提供することを目
的とする。 ［発明の構成］

【０００８】

【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型の半導体基板の素子分離絶縁膜で囲まれ
た素子形成領域に薄い第２導電型ウェルを有し、この第
２導電型ウェル表面ゲート絶縁膜を介してゲート電極が
形成され、このゲート電極を挟んでゲート電極とは絶縁
膜により分離された第１導電型のソース，ドレイン層が
堆積形成されている。

【０００９】本発明はこの様な構造において、第２導電
型ウェルのゲート電極下の部分の厚みをｘｊ１、ゲート
電極に電圧を印加したときにゲート絶縁膜の界面から第
２導電型ウェル内に伸びる最大空乏層幅をＷｇ　、基板
に電圧を印加したときに第２導電型ウェルと基板の接合
面から第２導電型ウェル側に伸びる最大空乏層幅をＷｓ
　としたとき、 ｘｊ１＜Ｗｇ　＋Ｗｓ を満たすように、第２導電型ウェルの厚みが設定される
。

【００１０】本発明の方法は、上述のような半導体装置
を製造するに際して、第１導電型の半導体基板の素子分
離絶縁膜で囲まれた領域に第２導電型ウェルを形成する
工程と、この第２導電型ウェル表面にゲート絶縁膜を介
してゲート電極を形成する工程と、このゲート電極の側
壁に絶縁膜を形成した後、ゲート電極を挟んで第２導電
型ウェル表面に第１導電型のソース，ドレイン層を堆積
形成する工程とを備えたことを特徴とする。

【００１１】

【作用】本発明によれば、ウェル構造のＭＯＳＦＥＴに
おいて、第２導電型ウェルのゲート電極下の部分の厚み
を上述のように小さく設定することによって、ゲートバ
イアスにより活性層内に伸びる空乏層の伸び方が制限さ
れ、結果的にゲートバイアスが反転チャネルの形成に有
効に利用される。

【００１２】そしてこの空乏層の伸びの制限は、反転チ
ャネルのキャリア移動度の向上，キャリア密度の向上を
もたらし、これにより、微細ＭＯＳＦＥＴで高い駆動能
力と高速性能が得られる。また、ゲートバイアスによる
空乏層の伸びの制限は、サブスレッショルド電流の低減
につながり、ＭＯＳＦＥＴのカットオフ特性が向上する
。さらに反転チャネル下では、ゲートバイアスによりゲ
ート側から伸びる空乏層と基板バイアスによって基板側
から伸びる空乏層が容易に繋がるから、全体として空乏
層幅は大きいものとなり、したがって空乏層容量が低減
する。これも、ＭＯＳＦＥＴの高速性能の向上に繋がる
。

【００１３】また、ソース，ドレイン層は第２導電型ウ
ェル内部ではなく、第２導電型ウェル上に形成されて、
実質的なリセスド・チャネル構造が得られる。特に、ソ
ース，ドレイン層の一部が素子分離絶縁膜上に延在する
ように形成すれば、ソース，ドレインのｐｎ接合容量を
小さいものとすることができ、高速動作が可能になる。 更に、第２導電型ウェルのゲート電極下の部分の厚みに
対してソース，ドレイン層下の厚みを厚く設定すれば、
ドレインに電圧が印加されたときに基板との間でパンチ
スルーが生じるのを防止することができる。

【００１４】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１５】図１は、本発明の一実施例に係るＭＯＳＦ
ＥＴの断面構造である。ｎ型シリコン基板１の素子分離
領域には、ＬＯＣＯＳ法等によって素子分離酸化膜２が
形成され、素子分離酸化膜２の下にはｐ＋　型の反転防
止層３が形成されている。素子分離酸化膜２で囲まれた
素子形成領域の基板面には、チャネル領域部に浅いｐ型
ウェル４が形成され、これと連続してソース，ドレイン
領域部にはこれより深いｐ型ウェル５，６が形成されて
いる。

【００１６】ｐ型ウェル４の表面にゲート酸化膜７を介
してゲート電極８が形成されている。ゲート電極８を挟
んで、ｐ型ウェル５，６上から素子分離酸化膜２上に延
在するようにｎ型のソース，ドレイン層９，１０が堆積
形成されている。ここでは、ソース層９，ドレイン層１
０は、それぞれｐ型ウェル５，６上では単結晶シリコン
層９１　，１０１　であり、素子分離酸化膜２上ではこ
れらと連続する多結晶シリコン層９２　，１０２　とな
っている。これらソース，ドレイン層９，１０からの固
相拡散によって、ｐ型ウェル５，６表面に極く薄くｎ型
層１２，１３が形成されている。ゲート電極８とソース
層９，ドレイン層１０との間は、ゲート電極８の側壁に
形成された酸化膜１１によって電気的に分離されている
。

【００１７】ゲート，ソースおよびドレインが形成され
た基板上は、例えばＣＶＤ酸化膜１６により覆われ、こ
れにコンタクト孔が開けられて、ソース，ドレイン電極
１４，１５が形成されている。

【００１８】図２は、図１の要部を拡大して、各部の寸
法関係を示している。ゲート電極下のｐ型ウェル４の厚
みをｘｊ１、ソース，ドレイン層９，１０下のｐ型ウェ
ル５，６厚みをｘｊ２として、この実施例では、ｘｊ１
＜ｘｊ２　　　　　　　　　　　　　　…（１）に設定
されている。

【００１９】図２のＷｇ　は、ゲート電極８にバイアス
を与えたときにゲート酸化膜７の界面からｐ型ウェル４
内に伸びる最大空乏層幅を示し、Ｗｓ　は、基板１とｐ
型ウェル４の間にバイアスを印加した時にｐｎ接合面か
らｐ型ウェル４側に伸びる最大空乏層幅を示している。 これらの空乏層幅との関係で上述の厚みｘｊ１，ｘｊ２
は、次の条件式 ｘｊ１＜Ｗｇ　＋Ｗｓ　　　　　　　　　…（２）を満
たすように設定されている。

【００２０】更に、Ｗｄ　はソース，ドレインに電圧を
印加した時にその下のｐ型ウェル５，６内にのびる最大
空乏層幅であり、これとの関係でｐ型ウェル５，６の厚
みｘｊ２は、 ｘｊ２＞Ｗｄ　＋Ｗｓ　　　　　　　　　…（３）を満
たすように設定されている。

【００２１】図３および図４は、この実施例によるＭＯ
ＳＦＥＴの製造工程を示す。図３（ａ）　に示すように
、ｎ型シリコン基板１に周知のＬＯＣＯＳ工程によって
素子分離酸化膜２とその下にｐ＋　型反転防止層３とを
形成する。次いで、Ｂ＋　のイオン注入によって第１の
ｐ型ウェル４を形成する。その後、図３（ｂ）　に示す
ように、熱酸化により２０ｎｍのゲート酸化膜７を形成
した後、２０ｎｍのｎ型多結晶シリコン層を堆積しこれ
をパターニングしてゲート電極８を形成する。

【００２２】次に図３（ｃ）　に示すように、ゲート電
極８の周囲および基板露出面に酸化膜１１を形成する。 そして、再度Ｂ＋　のイオン注入を行って、基板面にゲ
ート電極８に自己整合された第２のｐ型ウェル５，６を
形成する。第２のｐ型ウェル５，６は、第１のｐ型ウェ
ル４と連続するが、かつ第１のｐ型ウェル４より深いも
のとする。

【００２３】次に、図４（ａ）　に示すように、ゲート
電極８の表面および基板面に形成された酸化膜１１のう
ち、ゲート電極８の側壁部分の酸化膜を残して、異方性
エッチングによりエッチング除去する。そして、シリコ
ンのエピタキシャル成長を行い、ｐ型ウェル５，６表面
にはｎ型の単結晶シリコン層９１　，１０１　を形成し
、素子分離酸化膜２上にはｎ型多結晶シリコン層９２　
，１０２　を形成する。ゲート電極８上にも多結晶シリ
コン膜層２１が成長する。これらシリコン層の厚みは、
ゲート電極８の厚みより小さく、例えば１００ｎｍ程度
とする。これにより、ゲート電極８を挟んで、ソース層
９，ドレイン層１０が自動的に分離されて形成される。 その後、９００℃，３０分の熱処理を行い、ソース層９
，ドレイン層１０からの固相拡散によって、ｐ型ウェル
５，６表面にごく薄くｎ型層１２，１３を形成する。

【００２４】次に、図４（ｂ）　に示すように、写真蝕
刻工程によりフォトレジスト・パターン２２を形成し、
これをマスクとして用いて、ゲート電極８上の多結晶シ
リコン膜２１をエッチング除去する。

【００２５】そしてフォトレジスト・パターン２２を除
去した後、図１に示すように、ＣＶＤ法により酸化膜１
６を堆積し、コンタクト孔開けを行い、Ａｌ　膜の堆積
，パターニングを経てソース，ドレイン電極１４，１５
を形成する。

【００２６】この実施例によれば、条件式（１）（２）
に示すように、ｐ型ウェル４の厚みを設定することで、
ゲートバイアスによりｐ型ウェル４内に伸びる空乏層の
伸び方が制限される。これにより、微細ＭＯＳＦＥＴで
の高い駆動能力と高速性能、さらに優れたカットオフ特
性が得られる。また所定の基板バイアスを与えれば、反
転チャネル下ではゲートバイアスによりゲート側から伸
びる空乏層と基板バイアスによって基板側から伸びる空
乏層が容易に繋がり、空乏層容量が小さいものとなる。

【００２７】更に条件式（１），（３）に示すように、
ソース，ドレイン領域のｐ型ウェル５，６を厚みを設定
することによって、ドレイン領域と基板の間のパンチス
ルーが防止される。

【００２８】図５および図６は、図１の構造を得る別の
実施例の製造工程である。図５（ａ）に示すように、ま
ず先の実施例と同様にして素子分離領域を形成し、第１
のｐ型ウェル４を形成した後、ゲート酸化膜７を形成し
、この上にゲート電極となる２００ｎｍの多結晶シリコ
ン膜８０　と１００ｎｍの酸化膜２３を順次形成する。 次いで、図５（ｂ）　に示すように、酸化膜２３と多結
晶シリコン膜８０　の積層膜をパターニングして、酸化
膜２３で覆われた状態のゲート電極８を形成する。

【００２９】その後、図５（ｃ）　に示すように、ゲー
ト電極８の側壁および基板露出面に酸化膜１１を形成す
る。 そしてイオン注入によって、ゲート電極８の両側に第２
のｐ型ウェル５，６を形成する。

【００３０】次に先の実施例と同様に、図６（ａ）　に
示すように、ゲート電極８の表面および基板面に形成さ
れた酸化膜１１のうち、ゲート電極８の側壁部分の酸化
膜を残して、異方性エッチングによりエッチング除去し
、シリコンのエピタキシャル成長を行って、ｐ型ウェル
５，６表面にはｎ型の単結晶シリコン層９１　，１０１
　、素子分離酸化膜２上にはｎ型多結晶シリコン層９２
　，１０２　を形成する。ゲート電極８上にも多結晶シ
リコン膜層２１が成長する。その後、９００℃，３０分
の熱処理を行い、ソース層９，ドレイン層１０からの固
相拡散によって、ｐ型ウェル５，６表面にごく薄くｎ型
層１２，１３を形成する。

【００３１】そして、図６（ｂ）　に示すように、写真
蝕刻工程によりフォトレジスト・パターン２２を形成し
、これをマスクとして用いて、ゲート電極８上の多結晶
シリコン膜２１をエッチング除去する。

【００３２】その後フォトレジスト・パターン２２を除
去した後、図１に示すように、ＣＶＤ法により酸化膜１
６を堆積し、コンタクト孔開けを行い、Ａｌ　膜の堆積
，パターニングを経てソース，ドレイン電極１４，１５
を形成する。

【００３３】この実施例の方法によれば、ソース，ドレ
イン領域にｐ型ウェル５，６をイオン注入により形成す
る工程で、同時にゲート電極８にｐ型不純物がドープさ
れるのが防止される。この実施例によっても、先の実施
例と同様の優れた特性を持つＭＯＳＦＥＴが得られる。

【００３４】図７は、同様の素子を得るさらに別の製造
工程例である。先の実施例と同様に素子分離領域の形成
、ｐ型ウェル４の形成、ゲート酸化膜７の形成工程を経
た後、図７（ａ）　に示すように、多結晶シリコンによ
るゲート電極８とその上に高融点金属シリサイド膜（例
えば、タングステン・シリサイド膜）２４が積層された
構造を形成する。これは、多結晶シリコン層と高融点金
属を連続的に堆積し、これらの積層膜をパターニングす
ることにより得られる。その後、ゲート電極８の側壁お
よび基板露出面には酸化膜１１を形成する。

【００３５】その後、図７（ｂ）　に示すように、シリ
コンのエピタキシャル成長を行って、ソース，ドレイン
層９，１０を形成する。そして図７（ｃ）に示すように
、フォトレジスト・パターン２２を形成して、これをマ
スクとしてゲート電極８上の多結晶シリコン膜層２１お
よびシリサイド膜２４をエッチング除去する。その後は
先の実施例と同様である。

【００３６】この実施例によれば、ゲート電極８上の不
要な多結晶シリコン層２１のエッチングに際して、シリ
サイド膜２４がストッパとなり、ゲート電極８の膜減り
が防止される。この実施例によっても、先の実施例と同
様の優れた特性を持つＭＯＳＦＥＴが得られる。図８は
、ソース層３１，ドレイン層３２をエピタキシャル成長
ではなく、ＣＶＤ等による多結晶シリコン層を用いて形
成した実施例である。

【００３７】図９はこの実施例の構造を得るための製造
工程である。図９（ａ）　は、図５の実施例と同様の工
程で、図５（ｃ）　の構造を形成した後、全面にｎ型の
多結晶シリコン層３０をＣＶＤ法により堆積形成した状
態である。

【００３８】この後図９（ｂ）　に示すように、多結晶
シリコン層３０をフォトレジスト・マスクを用いて選択
エッチングして、ソース層３１，ドレイン層３２に分離
する。そして、ソース層３１，ドレイン層３２からの固
相拡散によってｎ型層１２，１３を形成する。その後は
先の各実施例と同様に酸化膜１６を堆積し、コンタクト
孔開けを行って、Ａｌ　膜によりソース電極１４，ドレ
イン電極１５を形成する。この実施例によっても、先の
各実施例と同様の効果が得られる。

【００３９】以上の実施例では、専らｎチャネルのＭＯ
ＳＦＥＴを説明したが、各部の導電型を逆にしたｐチャ
ネルＭＯＳＦＥＴにも同様に本発明を適用できることは
いうまでもない。

【００４０】

【発明の効果】以上説明したように本発明によれば、チ
ャネル領域部に浅いウェルが形成された構造を用いて、
高い駆動能力と高速性能を実現した微細ＭＯＳＦＥＴを
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＭＯＳＦＥＴを示す断
面図。

【図２】図１の要部を拡大して示す図。

【図３】同実施例の第１の製造工程の前半を示す図。

【図４】第１の製造工程の後半を示す図。

【図５】同実施例の第２の製造工程の前半を示す図。

【図６】第２の製造工程の後半を示す図。

【図７】同実施例の第３の製造工程を示す図。

【図８】他の実施例のＭＯＳＦＥＴを示す断面図。

【図９】同実施例の製造工程を示す図。

【符号の説明】

１…ｎ型シリコン基板、 ２…素子分離酸化膜、 ３…反転防止層、 ４…第１のｐ型ウェル、 ５，６…第２のｐ型ウェル、 ７…ゲート酸化膜、 ８…ゲート電極、 ９，１０…ソース，ドレイン層、 １１…酸化膜、 １２，１３…ｎ型層、 １４，１５…ソース，ドレイン電極、 １６…ＣＶＤ酸化膜、 ２２…フォトレジスト・パターン、 ２３…酸化膜、 ２４…高融点金属シリサイド膜、 ３１，３２…ソース，ドレイン層。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、前記基板の素
   子分離絶縁膜で囲まれた素子形成領域に形成された第２
   導電型ウェルと、前記第２導電型ウェル上にゲート絶縁
   膜を介して形成されたゲート電極と、前記ゲート電極を
   挟んで前記第２導電型ウェル表面に堆積形成された、前
   記ゲート電極とは絶縁膜により分離された第１導電型の
   ソース，ドレイン層とを備え、前記第２導電型ウェルの
   前記ゲート電極下の部分の厚みをｘｊ１、前記ゲート電
   極に電圧を印加したときに前記ゲート絶縁膜の界面から
   前記第２導電型ウェル内に伸びる最大空乏層幅をＷｇ、
   前記基板に電圧を印加したときに前記第２導電型ウェル
   と基板の接合面から第２導電型ウェル側に伸びる最大空
   乏層幅をＷｓ　としたとき、 ｘｊ１＜Ｗｇ　＋Ｗｓ を満たすように前記第２導電型ウェルのゲート電極下の
   部分の厚みが設定されていることを特徴とする半導体装
   置。
2. 【請求項２】第１導電型の半導体基板の表面に第２導電
   型ウェルを形成する工程と、前記第２導電型ウェル表面
   にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の側壁に絶縁膜を形成した後、ゲート電
   極を挟んで前記第２導電型ウェル表面に第１導電型のソ
   ース，ドレイン層を堆積形成する工程と、を備えたこと
   を特徴とする半導体装置の製造方法。