JPH06204193A - Ｓｏｉ基板の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 張り合わせ型ＳＯＩ基板の製造方法において
も半導体層を制御性良く薄膜化でき、パンチスルー耐性
に優れたトランジスタを作ることが可能なＳＯＩ基板の
製造方法を提供すること。 【構成】 半導体基板２の表面に、所定のパターンで開
口部１２が形成されたストッパ層１０を形成する工程
と、エピタキシャル成長法により、開口部により露出し
ている半導体基板の表面に単結晶半導体層１４ａを成長
させると共に、ストッパ層１０の表面には多結晶半導体
層１４ｂを成長させる工程と、これら単結晶半導体層１
４ａおよび多結晶半導体層１４ｂの表面に、絶縁層１６
を形成し、支持基板２０を張り合わせる工程と、半導体
基板２の裏面を、ストッパ層１０を研磨ストッパーとし
て研削研磨し、単結晶半導体層１４ａの表面を露出させ
る工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、張り合わせ型ＳＯＩ基
板の製造方法に係り、さらに詳しくは、張り合わせ型Ｓ
ＯＩ基板の製造方法において、半導体層を制御性良く薄
膜化することが可能なＳＯＩ基板の製造方法に関する。

【０００２】

【従来の技術】絶縁層上に形成されたシリコン単結晶の
半導体層にトランジスタを作り込むＳＯＩ技術は、ソフ
トエラー耐性や高速動作に優れたトランジスタを形成す
るために、近年盛んに研究が進められている。特に、張
り合わせ技術と選択研磨技術とによって形成される張り
合わせ型ＳＯＩ基板は、結晶性に優れ、リーク電流も小
さいことから、ＤＲＡＭなどのメモリ素子への応用が期
待されている。

【０００３】張り合わせ技術と選択研磨技術とによって
ＳＯＩ構造の基板を得るには、図６（Ａ）に示すよう
に、シリコン単結晶半導体基板２の表面（図示では、下
面）に、分離ストッパー段差３を形成した後、その表面
に、酸化シリコン膜などの絶縁層４およびポリシリコン
膜などの平坦化膜６を成膜する。そして、平坦化膜６の
表面に、シリコン単結晶半導体基板などで構成される支
持基板８を張り合わせる。

【０００４】次に、同図（Ｂ）に示すように、半導体基
板２の表面を選択研磨することにより、分離ストッパー
段差３が形成された絶縁層４が研磨のストッパーとな
り、これら段差３間にシリコン単結晶で構成される半導
体層２ａ，２ｂを得ることができる。ＭＯＳトランジス
タは、この半導体層２ａ，２ｂ上に、ゲート絶縁層およ
びゲート電極を形成し、イオン注入法などで、ゲート電
極に対して自己整合的に、ソース・ドレイン領域を半導
体層２ａ，２ｂに形成することで得られる。

【０００５】

【発明が解決しようとする課題】ところが、ＳＯＩ構造
を、張り合わせ技術と選択研磨技術とを用いて製造する
場合には、厚いシリコン単結晶ウェーハを研削および研
磨して薄いシリコン単結晶半導体層を残す手法であるた
め、図６（Ｂ）に示すように、大面積の半導体層２ｂを
得ようとすると、選択研磨工程時に用いる研磨布などの
ダレなどが原因で、半導体層２ｂの中央部に凹みが生じ
るなどの問題点を有している。すなわち、薄膜の膜厚制
御が困難であった。

【０００６】ところで、ＳＯＩ構造を用いたＭＯＳトラ
ンジスタは、半導体層の薄膜化によって、チャネル領域
へのゲート電界の支配性を高め、パンチスルーを抑制す
ることができる。すなわち、デバイスの微細化に伴っ
て、シリコン単結晶半導体層の薄膜化が要求されてい
る。

【０００７】このようなＳＯＩ構造の半導体層の薄膜化
が進むと、半導体層の中央部に形成される凹みが大きく
影響し、その上に形成されるＭＯＳトランジスタの特性
を劣化させるおそれがある。

【０００８】さらに、従来技術では、得られる半導体層
２ａ，２ｂの膜厚は、半導体基板２の表面エッチングに
より形成された段差３によって決定されるため、エッチ
ング量のばらつきが誤差として含まれる。段差３の形成
のために通常のＲＩＥ装置を用いた場合には、前記ばら
つきを５％以内に抑えることは困難であり、半導体層の
膜厚制御の障害となっていた。

【０００９】本発明は、このような実状に鑑みてなさ
れ、張り合わせ型ＳＯＩ基板の製造方法においても半導
体層を制御性良く薄膜化でき、パンチスルー耐性に優れ
たトランジスタを作ることが可能なＳＯＩ基板の製造方
法を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係るＳＯＩ基板の製造方法
は、半導体基板の表面に、所定のパターンで開口部が形
成されたストッパ層を形成する工程と、エピタキシャル
成長法により、開口部により露出している半導体基板の
表面に単結晶半導体層を成長させると共に、ストッパ層
の表面には多結晶半導体層を成長させる工程と、これら
単結晶半導体層および多結晶半導体層の表面に、絶縁層
を形成し、支持基板を張り合わせる工程と、上記半導体
基板の裏面を、上記ストッパ層を研磨ストッパーとして
研削研磨し、単結晶半導体層の表面を露出させる工程と
を有する。

【００１１】本発明の第２の観点に係るＳＯＩ基板の製
造方法は、半導体基板の表面に、所定のパターンで開口
部が形成され、素子分離パターンに対応して厚肉に形成
された多段膜厚のストッパ層を形成する工程と、エピタ
キシャル成長法により、開口部により露出している半導
体基板の表面に単結晶半導体層を成長させると共に、多
段膜厚のストッパ層の表面には多結晶半導体層を成長さ
せる工程と、上記単結晶シリコン層および多結晶シリコ
ン層の表面を、素子分離パターンに対応する厚肉部分の
ストッパ層部分を研磨ストッパとして研磨し、半導体基
板の表面に堆積された単結晶半導体層と、薄肉部分のス
トッパ層部分に堆積された多結晶半導体層とを残す工程
と、これら単結晶半導体層および多結晶半導体層の表面
に、絶縁層を形成し、支持基板を張り合わせる工程と、
上記半導体基板の裏面を、上記ストッパ層を研磨ストッ
パーとして研削研磨し、単結晶半導体層の表面を露出さ
せる工程とを有する。

【００１２】

【作用】本発明の第１の観点に係るＳＯＩ基板の製造方
法では、半導体基板の表面にエッチングなどで分離スト
ッパー段差を形成する従来の方法を改め、トランジスタ
のチャネル領域などの比較的狭い領域を除いた半導体基
板の全面をストッパ層で覆い、その表面にエピタキシャ
ル層を成長させる。後工程では、前記ストッパ層を研磨
ストッパとして、半導体基板の裏面を選択的に研削およ
び研磨する。したがって、この選択研磨時に露出する半
導体基板の表面は、トランジスタのチャネル領域などの
比較的狭い領域に限定される。その結果、選択研磨時に
半導体層の中央部に凹みが形成されるなどの不都合を解
消することができる。また、本発明の方法では、絶縁層
上に形成される半導体層の膜厚は、ばらつきの大きいエ
ッチング工程で決定されるのではなく、半導体基板上へ
のエピタキシャル成長膜の膜厚で決定される。そのた
め、半導体層の膜厚制御が容易となる。たとえば本発明
では、半導体層の膜厚のばらつきを５％以下に低減する
ことが可能である。したがって、本発明では、半導体層
の薄膜化によって、チャネル領域へのゲート電界の支配
性を高め、パンチスルーを抑制することができる。

【００１３】なお、エピタキシャル成長に際しては、ス
トッパ層の開口部を通して半導体基板の表面から成長す
るエピタキシャル層は、単結晶半導体層となり、ストッ
パ層の表面から成長するエピタキシャル層は、多結晶半
導体層となる。少なくともトランジスタのチャネル領域
が単結晶半導体層で構成されれば、トランジスタの特性
が向上することから、多結晶半導体層が形成されること
によるトランジスタの特性低下は生じない。

【００１４】本発明の第２の観点に係るＳＯＩ基板の製
造方法では、基本的に本発明の第１の観点に係るＳＯＩ
基板の製造方法と同様な作用を有するが、ストッパー層
の膜厚を多段にすることにより、厚い方のストッパー層
の領域を素子分離領域として用いることができ、たとえ
ばＬＯＣＯＳにより後工程で素子分離領域を形成するた
めの工程が不要となる。また、本発明では、得られる半
導体層の膜厚は、厚い方のストッパ層の膜厚から薄い方
のストッパ層の膜厚を引いた値によって決定される。こ
の場合にも、半導体層の膜厚のばらつきを５％以内に低
減することが可能であり、トランジスタのパンチスルー
耐性を向上させることができる。

【００１５】

【実施例】以下、本発明の一実施例に係るＳＯＩ基板の
製造方法について、図面を参照しつつ詳細に説明する。

【００１６】図１，２は本発明の一実施例に係るＳＯＩ
基板の製造過程を示す概略断面図、図３〜５は本発明の
他の実施例に係るＳＯＩ基板の製造過程を示す概略断面
図である。

【００１７】図１，２に示す本発明の一実施例に係るＳ
ＯＩ基板の製造方法では、まず図１（Ａ）に示すよう
に、半導体基板２の表面に、ストッパ層１０を成膜す
る。半導体基板２としては、たとえばシリコン単結晶ウ
ェーハ基板が用いられる。また、半導体基板２の表面に
成膜されるストッパ層１０は、たとえば熱酸化法により
成膜される酸化シリコン層、ＣＶＤ法により成膜される
窒化シリコン層などで形成される。このストッパ層１０
の膜厚は、特に限定されないが、たとえば１０〜３０ｎ
ｍ程度である。

【００１８】次に、本実施例では、同図（Ａ）に示すよ
うに、ストッパ層１０に対し、トランジスタのチャネル
領域に対応するパターンで、開口部１２を形成する。開
口部１２の開口幅は、チャネル領域の大きさに応じて決
定され、たとえば０．５μｍルールでは、チャネル幅に
合わせズレを考慮し、約１．０μｍ程度である。

【００１９】その後、同図（Ｂ）に示すように、エピタ
キシャル成長法により、開口部１２を持つストッパ層１
０が形成された半導体基板２の表面に、エピタキシャル
層１４ａ，１４ｂを形成する。エピタキシャル層は、開
口部１２により露出する半導体基板２の表面では、良質
な単結晶シリコン層１４ａとなり、ストッパ層１０の表
面では、多結晶シリコン層１４ｂとなる。単結晶シリコ
ン層１４ａの膜厚が、最終的に得られるチャネル領域が
形成される半導体層の膜厚となり、その膜厚のばらつき
は５％以内にすることができる。この単結晶シリコン層
１４ａの膜厚は、たとえば５０ｎｍ程度である。

【００２０】次に、同図（Ｃ）に示すように、エピタキ
シャル層１４ａ，１４ｂの表面に、絶縁層１６を成膜す
る。絶縁層１６は、熱酸化法およびＣＶＤ法で成膜され
る酸化シリコン層あるいは窒化シリコン層などで構成さ
れる。この絶縁層１６の膜厚は、たとえば２００〜５０
０ｎｍ程度である。

【００２１】次に、同図（Ｄ）に示すように、絶縁層１
６の表面に、平坦化層１８を成膜する。平坦化層１８と
しては、たとえばＣＶＤ法により成膜される多結晶シリ
コン層が用いられ、その膜厚は、たとえば５μｍ程度で
ある。平坦化層１８の表面は、たとえば３μｍ程度研磨
されることにより平坦化される。なお、平坦化層１８を
別途設けることなく、絶縁層１６を厚く形成し、この絶
縁層１６を研磨することにより平坦化することもでき
る。その場合には、絶縁層１６が平坦化層を兼ねること
になる。

【００２２】次に、図２（Ｅ）に示すように、表面が平
坦化された平坦化層１８の表面に、シリコンウェーハな
どで構成される支持基板２０を張り合わせ、熱接着す
る。熱接着のための張り合わせ温度は、たとえば９００
〜１１００℃程度である。熱接着後の基板の張り合わせ
強度は、一般に、２００ｋｇ／ｃｍ² 以上であり、場合
によっては、２０００ｋｇ／ｃｍ² にも成る。

【００２３】その後、図１（Ｄ）に示す半導体基板２を
裏面から研削および研磨し、図２（Ｅ）に示すように、
ストッパ層１０を研磨ストッパーとして、半導体基板の
研磨を終了する。その結果、絶縁層１６の表面に、エピ
タキシャル成長法により形成された単結晶シリコン層１
４ａと、多結晶シリコン層１４ｂとが残る。単結晶シリ
コン層１４ａは、トランジスタのチャネル領域２２と成
る。

【００２４】次に、図２（Ｆ）に示すように、所定パタ
ーンの窒化シリコン膜などを用いた選択酸化法（ＬＯＣ
ＯＳ法）により、素子分離領域を形成すべき多結晶シリ
コン層１４ｂの部分を選択的に酸化し、素子分離領域２
４を形成する。

【００２５】次に、図２（Ｇ）に示すように、チャネル
領域２２と成る単結晶シリコン層１４ａの表面に、ゲー
ト絶縁層２６を形成すると共に、その上にゲート電極２
８を形成する。ゲート絶縁層２６は、たとえば熱酸化法
などで成膜される酸化シリコン膜などの絶縁膜で構成さ
れ、その膜厚は、特に限定されないが、たとえば１０ｎ
ｍ程度である。ゲート電極２８は、ポリシリコン、シリ
サイド、ポリサイド、金属などの導電層で構成され、Ｒ
ＩＥなどのエッチング法により、ゲート電極を形成すべ
き所定のパターンに加工される。

【００２６】その後、ソース・ドレイン領域形成用の不
純物を多結晶シリコン層１４ｂ，１４ｂにイオン注入す
れば、その部分に、ソース・ドレイン領域３０，３０
が、ゲート電極２８に対して自己整合的に形成される。
イオン注入条件としては、特に限定されないが、ＮＭＯ
Ｓを形成する場合には、Ａｓをドーズ量１×１０¹⁵ｃｍ
^-2、エネルギー５０ＫｅＶの条件で行なう。ゲート電極
２８下部の単結晶シリコン層１４ａの部分には、チャネ
ル領域２２が形成される。

【００２７】その後、同図（Ｈ）に示すように、層間絶
縁層３２をゲート電極２８の上から成膜し、ソース・ド
レイン領域３０，３０に対するコンタクトホール３４，
３４を層間絶縁層３２に形成し、このコンタクトホール
３４，３４に対して、ソース・ドレイン領域に接続する
電極層３６，３６を埋め込み形成する。層間絶縁層３２
は、特に限定されないが、ＣＶＤ法で成膜される酸化シ
リコン膜、窒化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜など
で構成される。電極層３６は、たとえばアルミニウムな
どの金属で構成される。

【００２８】本実施例に係るＳＯＩ基板の製造方法で
は、半導体基板２の表面にエッチングなどで分離ストッ
パー段差を形成する従来の方法を改め、トランジスタの
チャネル領域などの比較的狭い領域を除いた半導体基板
２の全面をストッパ層１０で覆い、その表面にエピタキ
シャル層１４ａ，１４ｂを成長させる。後工程では、前
記ストッパ層１０を研磨ストッパとして、図２（Ｅ）に
示すように、半導体基板２の裏面を選択的に研削および
研磨する。したがって、この選択研磨時に露出する半導
体基板の表面は、トランジスタのチャネル領域２２など
の比較的狭い領域に限定される。その結果、選択研磨時
に半導体層１４ａの中央部に凹みが形成されるなどの不
都合を解消することができる。

【００２９】また、本実施例の方法では、絶縁層１６上
に形成されるチャネル領域となる単結晶シリコン層１４
ａの膜厚は、ばらつきの大きいエッチング工程で決定さ
れるのではなく、半導体基板上へのエピタキシャル成長
膜の膜厚で決定される。そのため、単結晶シリコン層１
４ａの膜厚制御が容易となる。たとえば本発明では、単
結晶シリコン層１４ａの膜厚のばらつきを５％以下に低
減することが可能である。したがって、本発明では、単
結晶シリコン層１４ａの薄膜化によって、チャネル領域
２２へのゲート電界の支配性を高め、パンチスルーを抑
制することができる。

【００３０】なお、本実施例では、ソース・ドレイン領
域領域３０，３０は、単結晶シリコン層ではなく多結晶
シリコン層に形成されるが、トランジスタの性能に大き
く影響するチャネル領域２２は、単結晶シリコン層１４
ａに形成されることから、トランジスタの特性が低下す
るなどの問題はない。

【００３１】次に、本発明の多の実施例に係るＳＯＩ基
板の製造方法について、図３〜５に基づき説明する。

【００３２】本実施例では、図３（Ａ）に示すように、
単結晶シリコンウェーハなどで構成される半導体基板２
の表面に、比較的厚い第１ストッパ層３３を成膜する。
第１ストッパ層３３は、たとえば熱酸化法により成膜さ
れる酸化シリコン層、あるいはＣＶＤ法により成膜され
る窒化シリコン層などで形成される。この第１ストッパ
層の膜厚は、たとえば５０〜６０ｎｍ程度である。この
第１ストッパ層３３には、トランジスタの活性領域と成
る領域に対応して薄膜形成用開口部３１をエッチングな
どにより形成する。その結果、比較的厚肉の第１ストッ
パ層３３は、素子分離領域のパターンに加工される。エ
ッチング加工に際しては、高選択比のエッチング液を用
いることで、半導体基板２の表面はほとんどエッチング
されない。

【００３３】次に、同図（Ｂ）に示すように、薄膜形成
用開口部３１により露出する半導体基板２の表面に、第
１ストッパ層３３よりも薄い第２ストッパ層３５を形成
する。第２ストッパ層３５は、たとえば熱酸化法により
形成される酸化シリコン層で構成され、その膜厚は、た
とえば１０ｎｍ程度である。第１ストッパ層３３の膜厚
から第２ストッパ層３５の膜厚を引いた膜厚が、最終的
に得られる半導体層の膜厚を決定するので、これら第
１，第２ストッパ層３３，３５の膜厚のばらつきは、５
％以内に抑えられる。

【００３４】次に、本実施例では、同図（Ｃ）に示すよ
うに、比較的薄い第２ストッパ層１０に対し、トランジ
スタのチャネル領域に対応するパターンで、開口部３８
を形成する。開口部３８の開口幅は、チャネル領域の大
きさに応じて決定され、たとえば０．５μｍルールで
は、チャネル幅に合わせズレを考慮し、約１．０μｍ程
度である。

【００３５】その後、同図（Ｄ）に示すように、エピタ
キシャル成長法により、開口部３８を持つ第２ストッパ
層３５および第１ストッパ層３３が形成された半導体基
板２の表面に、エピタキシャル層４０ａ，４０ｂを形成
する。エピタキシャル層は、開口部３８により露出する
半導体基板２の表面では、良質な単結晶シリコン層４０
ａとなり、ストッパ層３３，３５の表面では、多結晶シ
リコン層４０ｂとなる。このエピタキシャル成長法によ
り成膜される単結晶シリコン層４０ａおよび多結晶シリ
コン層４０ｂの膜厚は、たとえば２００〜５００ｎｍ程
度である。

【００３６】次に、図４（Ｅ）に示すように、比較的厚
い第１ストッパー層３３を研磨ストッパーとして、エピ
タキシャル成長法により成膜された単結晶シリコン層４
０ａおよび多結晶シリコン層４０ｂを選択研磨し、活性
領域にのみ半導体層である単結晶シリコン層４２ａおよ
び多結晶シリコン層４２ｂを残す。この選択研磨に際し
ては、研磨量が少なくかつ均一であるため、従来技術で
見られたような半導体層における中央部の凹みは生じな
い。

【００３７】次に、図４（Ｆ）に示すように、単結晶シ
リコン層４２ａおよび多結晶シリコン層４２ｂの表面に
絶縁層４４を成膜する。絶縁層４４は、熱酸化法および
ＣＶＤ法で成膜される酸化シリコン層あるいは窒化シリ
コン層などで構成される。この絶縁層４４の膜厚は、た
とえば２００〜５００ｎｍ程度である。

【００３８】次に、同図（Ｇ）に示すように、絶縁層４
４の表面に、平坦化層４６を成膜する。平坦化層４６と
しては、たとえばＣＶＤ法により成膜される多結晶シリ
コン層が用いられ、その膜厚は、たとえば５μｍ程度で
ある。平坦化層４６の表面は、たとえば３μｍ程度研磨
されることにより平坦化される。なお、平坦化層４６を
別途設けることなく、絶縁層４４を厚く形成し、この絶
縁層４４を研磨することにより平坦化することもでき
る。その場合には、絶縁層４４が平坦化層を兼ねること
になる。

【００３９】次に、図５（Ｈ）に示すように、表面が平
坦化された平坦化層４６の表面に、シリコンウェーハな
どで構成される支持基板４８を張り合わせ、熱接着す
る。熱接着のための張り合わせ温度は、たとえば９００
〜１１００℃程度である。熱接着後の基板の張り合わせ
強度は、一般に、２００ｋｇ／ｃｍ² 以上であり、場合
によっては、２０００ｋｇ／ｃｍ² にも成る。

【００４０】その後、図４（Ｇ）に示す半導体基板２を
裏面から研削および研磨し、図５（Ｈ）に示すように、
ストッパ層３３，３５を研磨ストッパーとして、半導体
基板の研磨を終了する。その結果、絶縁層４４の表面
に、エピタキシャル成長法により形成された単結晶シリ
コン層４２ａと、多結晶シリコン層４２ｂとが残る。単
結晶シリコン層４２ａは、トランジスタのチャネル領域
と成る。

【００４１】次に、図５（Ｉ）に示すように、チャネル
領域５６と成る単結晶シリコン層４２ａの表面に、ゲー
ト絶縁層５０を形成すると共に、その上にゲート電極５
２を形成する。ゲート絶縁層５０は、たとえば熱酸化法
などで成膜される酸化シリコン膜などの絶縁膜で構成さ
れ、その膜厚は、特に限定されないが、たとえば１０ｎ
ｍ程度である。ゲート電極５２は、ポリシリコン、シリ
サイド、ポリサイド、金属などの導電層で構成され、Ｒ
ＩＥなどのエッチング法により、ゲート電極を形成すべ
き所定のパターンに加工される。

【００４２】その後、ソース・ドレイン領域形成用の不
純物を多結晶シリコン層４２ｂ，４２ｂにイオン注入す
れば、その部分に、ソース・ドレイン領域５４，５４
が、ゲート電極５２に対して自己整合的に形成される。
イオン注入条件としては、特に限定されないが、ＮＭＯ
Ｓを形成する場合には、Ａｓをドーズ量１×１０¹⁵ｃｍ
^-2、エネルギー５０ＫｅＶの条件で行なう。ゲート電極
５２下部の単結晶シリコン層４２ａの部分には、チャネ
ル領域５６が形成される。

【００４３】その後、図５（Ｊ）に示すように、層間絶
縁層５７をゲート電極５２の上から成膜し、ソース・ド
レイン領域５４，５４に対するコンタクトホール５８，
５８を層間絶縁層５７に形成し、このコンタクトホール
５８，５８に対して、ソース・ドレイン領域に接続する
電極層６０，６０を埋め込み形成する。層間絶縁層５７
は、特に限定されないが、ＣＶＤ法で成膜される酸化シ
リコン膜、窒化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜など
で構成される。電極層６０，６０は、たとえばアルミニ
ウムなどの金属で構成される。

【００４４】本実施例に係るＳＯＩ基板の製造方法で
は、基本的に前述した図１，２に示す実施例に係るＳＯ
Ｉ基板の製造方法と同様な作用を有するが、ストッパー
層３３，３５の膜厚を多段にすることにより、厚い方の
ストッパー層３３の領域を素子分離領域として用いるこ
とができ、たとえばＬＯＣＯＳにより後工程で素子分離
領域を形成するための工程が不要となる。

【００４５】また、本実施例では、チャネル領域５６が
形成される単結晶シリコン層４２ａの膜厚は、厚い方の
第１ストッパ層３３の膜厚から薄い方の第２ストッパ層
３５の膜厚を引いた値によって決定される。この場合に
も、単結晶シリコン層の膜厚のばらつきを５％以内に低
減することが可能であり、トランジスタのパンチスルー
耐性を向上させることができる。

【００４６】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。

【００４７】例えば、図３〜５に示す実施例では、図３
（Ｂ）に示す多段膜厚構造のストッパ層３３，３５を得
るために、第１ストッパ層３３に対して薄膜形成用開口
部３１をいったん形成した後に、比較的薄い第２ストッ
パ層３５を形成するようにしたが、本発明は、これに限
定されず、次のようにして多段膜厚構造のストッパ層３
３，３５を形成することも可能である。すなわち、半導
体基板２の全面に対して比較的厚い第１ストッパ層３３
を形成した後、トランジスタの活性領域に相当するパタ
ーンで第１ストッパ層３３をエッチングし、エッチング
深さを制御することで、比較的薄い第２ストッパ層３５
を形成することもできる。ただし、この実施例の場合に
は、エッチング量により半導体層の膜厚が制御されるこ
とになる。

【００４８】

【発明の効果】以上説明してきたように、本発明によれ
ば、張り合わせ型ＳＯＩ基板形成のための選択研磨時に
露出する半導体基板の表面は、ストッパ層に形成された
開口部に相当するトランジスタのチャネル領域などの比
較的狭い領域に限定される。その結果、選択研磨時に半
導体層の中央部に凹みが形成されるなどの不都合を解消
することができる。

【００４９】また、本発明の方法では、絶縁層上に形成
される半導体層の膜厚は、ばらつきの大きいエッチング
工程で決定されるのではなく、半導体基板上へのエピタ
キシャル成長膜の膜厚、または多段膜厚のストッパ層に
おける厚い方のストッパ層の膜厚から薄い方のストッパ
層の膜厚を引いた値で決定される。そのため、半導体層
の膜厚制御が容易となる。たとえば本発明では、半導体
層の膜厚のばらつきを５％以下に低減することが可能で
ある。したがって、本発明では、半導体層の薄膜化によ
って、チャネル領域へのゲート電界の支配性を高め、パ
ンチスルーを抑制することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＳＯＩ基板の製造過程
を示す概略断面図である。

【図２】同実施例に係るＳＯＩ基板の製造過程を示す概
略断面図である。

【図３】本発明の他の実施例に係るＳＯＩ基板の製造過
程を示す概略断面図である。

【図４】同実施例に係るＳＯＩ基板の製造過程を示す概
略断面図である。

【図５】同実施例に係るＳＯＩ基板の製造過程を示す概
略断面図である。

【図６】従来例に係るＳＯＩ基板の製造過程を示す概略
断面図である。

【符号の説明】

２… 半導体基板 １０… ストッパ層 １２… 開口部 １４ａ，４０ａ，４２ａ… 単結晶シリコン層 １４ｂ，４０ｂ，４２ｂ… 多結晶シリコン層 １６，４４… 絶縁層 １８，４６… 平坦化層 ２０，４８… 支持基板 ２２，５６… チャネル領域 ２６，５０… ゲート絶縁層 ２８，５２… ゲート電極 ３０，５４… ソース・ドレイン領域領域 ３１… 薄膜形成用開口部 ３３… 第１ストッパ層 ３５… 第２ストッパ層 ３８… 開口部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に、所定のパターンで
   開口部が形成されたストッパ層を形成する工程と、 エピタキシャル成長法により、開口部により露出してい
   る半導体基板の表面に単結晶半導体層を成長させると共
   に、ストッパ層の表面には多結晶半導体層を成長させる
   工程と、 これら単結晶半導体層および多結晶半導体層の表面に、
   絶縁層を形成し、支持基板を張り合わせる工程と、 上記半導体基板の裏面を、上記ストッパ層を研磨ストッ
   パーとして研削研磨し、単結晶半導体層の表面を露出さ
   せる工程とを有するＳＯＩ基板の製造方法。
2. 【請求項２】 半導体基板の表面に、所定のパターンで
   開口部が形成され、素子分離パターンに対応して厚肉に
   形成された多段膜厚のストッパ層を形成する工程と、 エピタキシャル成長法により、開口部により露出してい
   る半導体基板の表面に単結晶半導体層を成長させると共
   に、多段膜厚のストッパ層の表面には多結晶半導体層を
   成長させる工程と、 上記単結晶シリコン層および多結晶シリコン層の表面
   を、素子分離パターンに対応する厚肉部分のストッパ層
   部分を研磨ストッパとして研磨し、半導体基板の表面に
   堆積された単結晶半導体層と、薄肉部分のストッパ層部
   分に堆積された多結晶半導体層とを残す工程と、 これら単結晶半導体層および多結晶半導体層の表面に、
   絶縁層を形成し、支持基板を張り合わせる工程と、 上記半導体基板の裏面を、上記ストッパ層を研磨ストッ
   パーとして研削研磨し、単結晶半導体層の表面を露出さ
   せる工程とを有するＳＯＩ基板の製造方法。
3. 【請求項３】 上記単結晶半導体層に対してチャネル領
   域を形成し、上記多結晶半導体層に対してソース・ドレ
   イン領域領域を形成する工程をさらに有する請求項１ま
   たは２に記載のＳＯＩ基板の製造方法。
4. 【請求項４】 トランジスタの活性領域に相当するパタ
   ーンで薄膜形成用開口部が形成された比較的厚肉のスト
   ッパ層を半導体基板の表面に形成し、その後この薄膜形
   成用開口部により露出する半導体基板の表面に比較的薄
   肉のストッパ層を形成し、この比較的薄肉のストッパ層
   に対して、トランジスタのチャネル領域に相当するパタ
   ーンで開口部を形成することにより、上記多段膜厚のス
   トッパ層を形成することを特徴とする請求項２または３
   に記載のＳＯＩ基板の製造方法。
5. 【請求項５】 上記絶縁層の表面には、平坦化層が積層
   され、この平坦化層を介して上記支持基板が張り合わさ
   れることを特徴とする請求項１〜４に記載のＳＯＩ基板
   の製造方法。