JPH0548053A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0548053A JPH0548053A JP20808491A JP20808491A JPH0548053A JP H0548053 A JPH0548053 A JP H0548053A JP 20808491 A JP20808491 A JP 20808491A JP 20808491 A JP20808491 A JP 20808491A JP H0548053 A JPH0548053 A JP H0548053A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- memory cell
- source
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】セミカスタム半導体装置においてＲＯＭマクロ
セルのメモリーセルを、Ｎチャネルトランジスタおよび
Ｐチャネルトランジスタ各１つづつから構成し、各々ト
ランジスタのソース・ドレイン領域の一端を同一のビッ
ト線に接続し、他端をそのアドレスが収納すべきデータ
が１であればＰチャネルトランジスタのソース・ドレイ
ン領域のみを、０であるならばＮチャネルトランジスタ
のソース・ドレイン領域のみをそれぞれＶＤＤ、ＶＳＳ
電源に直接あるいは拡散抵抗を介して接続する。 【効果】補償回路でデータを補償する必要がなくなり、
回路の簡略化、縮小がはかれ、チップ内に搭載できるメ
モリー容量を増加することができ、、かつ伝搬遅延時間
を短縮することができる。
セルのメモリーセルを、Ｎチャネルトランジスタおよび
Ｐチャネルトランジスタ各１つづつから構成し、各々ト
ランジスタのソース・ドレイン領域の一端を同一のビッ
ト線に接続し、他端をそのアドレスが収納すべきデータ
が１であればＰチャネルトランジスタのソース・ドレイ
ン領域のみを、０であるならばＮチャネルトランジスタ
のソース・ドレイン領域のみをそれぞれＶＤＤ、ＶＳＳ
電源に直接あるいは拡散抵抗を介して接続する。 【効果】補償回路でデータを補償する必要がなくなり、
回路の簡略化、縮小がはかれ、チップ内に搭載できるメ
モリー容量を増加することができ、、かつ伝搬遅延時間
を短縮することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
マスタースライス方式によるＣＭＯＳ大規模集積回路の
ＲＯＭマクロセル構造に関する。
マスタースライス方式によるＣＭＯＳ大規模集積回路の
ＲＯＭマクロセル構造に関する。
【０００２】
【従来の技術】従来のマスタースライス半導体装置にお
けるＲＯＭマクロセルの回路構成は、図３に示すように
アドレスデコーダ３０１により選択されるワード線３０
４が、ＮチャネルトランジスタあるいはＰチャネルトラ
ンジスタのうちどちらか一方からなるメモリーセルのゲ
ートに接続されており、そのトランジスタのソースが接
続されている電位が収納されているデータとしてビット
線３０５に読み出される。しかしＮチャネルトランジス
タをメモリーセルとして使用した場合には１のデータ
が、Ｐチャネルトランジスタをメモリーセルとした場合
には０のデータが完全な電位では伝達されず、ビット線
に接続されている論理回路のゲート浮きによりリーク電
流が生じてしまう。そこで特開昭６１−２８９６４６の
ような補償回路３０６をビット線に接続しデータを補償
してリーク電流を防いでいた。
けるＲＯＭマクロセルの回路構成は、図３に示すように
アドレスデコーダ３０１により選択されるワード線３０
４が、ＮチャネルトランジスタあるいはＰチャネルトラ
ンジスタのうちどちらか一方からなるメモリーセルのゲ
ートに接続されており、そのトランジスタのソースが接
続されている電位が収納されているデータとしてビット
線３０５に読み出される。しかしＮチャネルトランジス
タをメモリーセルとして使用した場合には１のデータ
が、Ｐチャネルトランジスタをメモリーセルとした場合
には０のデータが完全な電位では伝達されず、ビット線
に接続されている論理回路のゲート浮きによりリーク電
流が生じてしまう。そこで特開昭６１−２８９６４６の
ような補償回路３０６をビット線に接続しデータを補償
してリーク電流を防いでいた。
【０００３】
【発明が解決しようとする課題】しかし微細化にともな
いチップ内に搭載されるメモリー容量が増加し、かつビ
ット数も大きくなってきているため、図１に示すような
補償回路に要する基本セル数も非常に大きなものとな
り、補償回路を接続することはＲＯＭマクロセル内に搭
載できるメモリー容量を低下させることになる。
いチップ内に搭載されるメモリー容量が増加し、かつビ
ット数も大きくなってきているため、図１に示すような
補償回路に要する基本セル数も非常に大きなものとな
り、補償回路を接続することはＲＯＭマクロセル内に搭
載できるメモリー容量を低下させることになる。
【０００４】そこで本発明はこのような問題を解決する
ものであり、その目的とするところはＲＯＭの１メモリ
ーセルをＮチャネルトランジスタおよびＰチャネルトラ
ンジスタを用いて構成することによって、補償回路を排
除し、回路構成の簡略化および使用面積の縮小をはかる
ものである。
ものであり、その目的とするところはＲＯＭの１メモリ
ーセルをＮチャネルトランジスタおよびＰチャネルトラ
ンジスタを用いて構成することによって、補償回路を排
除し、回路構成の簡略化および使用面積の縮小をはかる
ものである。
【０００５】
【課題を解決するための手段】本発明による半導体装置
は入出力セルが複数個配列されて外部セル領域をなし、
基本セルが複数個配列されて内部セル領域をなし、複数
の前記基本セルと複数層からなる配線層によりマクロセ
ルが構成されるマスタースライス半導体装置において、
前記基本セルにより構成されるＲＯＭマクロセルのメモ
リーセルはＮチャネルトランジスタおよびＰチャネルト
ランジスタからなり、前記Ｎチャネルトランジスタおよ
びＰチャネルトランジスタのソース・ドレイン領域の一
方は同一のビット線に接続され、前記Ｎチャネルトラン
ジスタあるいはＰチャネルトランジスタのビット線に接
続されていない側のソース・ドレイン領域のどちらか一
方のみに所望する電位を与えることを特徴とする。
は入出力セルが複数個配列されて外部セル領域をなし、
基本セルが複数個配列されて内部セル領域をなし、複数
の前記基本セルと複数層からなる配線層によりマクロセ
ルが構成されるマスタースライス半導体装置において、
前記基本セルにより構成されるＲＯＭマクロセルのメモ
リーセルはＮチャネルトランジスタおよびＰチャネルト
ランジスタからなり、前記Ｎチャネルトランジスタおよ
びＰチャネルトランジスタのソース・ドレイン領域の一
方は同一のビット線に接続され、前記Ｎチャネルトラン
ジスタあるいはＰチャネルトランジスタのビット線に接
続されていない側のソース・ドレイン領域のどちらか一
方のみに所望する電位を与えることを特徴とする。
【０００６】
【実施例】図１は本発明によるＲＯＭマクロセルの回路
図である。アドレスセレクター１０１において、アドレ
ス入力ピン１０８から入力されたアドレス信号によりワ
ード線が選択される。選択されたワード線はインバータ
１１０および１１１によって反転信号と非反転信号とに
分割され、ＰチャネルトランジスタとＮチャネルトラン
ジスタから成るメモリーセルのゲート電極に接続され
る。
図である。アドレスセレクター１０１において、アドレ
ス入力ピン１０８から入力されたアドレス信号によりワ
ード線が選択される。選択されたワード線はインバータ
１１０および１１１によって反転信号と非反転信号とに
分割され、ＰチャネルトランジスタとＮチャネルトラン
ジスタから成るメモリーセルのゲート電極に接続され
る。
【０００７】このときとメモリーセルは、Ｎチャネルト
ランジスタおよびＰチャネルトランジスタ各１つづつか
ら構成されており、各々のソース・ドレイン領域の一端
は同一のビット線に接続され、他端はそのアドレスが収
納すべきデータが１であればＰチャネルトランジスタの
ソース・ドレイン領域のみが、０であるならばＮチャネ
ルトランジスタのソース・ドレイン領域のみがそれぞれ
ＶＤＤ、ＶＳＳ電源に直接あるいは拡散抵抗を介して接
続されている。この接続方法についてはスライス行程に
おいて行なわれるが、できるだけ遅い行程、例えば第２
層配線によって行なった方がＲＯＭデータに変更があっ
た場合に都合がよい。
ランジスタおよびＰチャネルトランジスタ各１つづつか
ら構成されており、各々のソース・ドレイン領域の一端
は同一のビット線に接続され、他端はそのアドレスが収
納すべきデータが１であればＰチャネルトランジスタの
ソース・ドレイン領域のみが、０であるならばＮチャネ
ルトランジスタのソース・ドレイン領域のみがそれぞれ
ＶＤＤ、ＶＳＳ電源に直接あるいは拡散抵抗を介して接
続されている。この接続方法についてはスライス行程に
おいて行なわれるが、できるだけ遅い行程、例えば第２
層配線によって行なった方がＲＯＭデータに変更があっ
た場合に都合がよい。
【０００８】図２（ａ）は基本セルを用いて本発明によ
るメモリーセルを構成した例、図２（ｂ）はその等価回
路図である。２０３、２０４、２０５、２０６はワード
線でありアドレスデコーダに接続されている。基本セル
がＰチャネルトランジスタ、Ｎチャネルトランジスタ各
２つずつで構成されている場合には１つの基本セルで２
つのメモリーセルを構成することができ、２つのメモリ
ーセルは共通のビット線に接続される。またメモリーセ
ルに与えるデータは予め電源配線上に第１層配線と第２
層配線とを接続するためのコンタクトホールを配置して
おき、第２層配線のみを使用して必要な電源配線に接続
している。このように上位層の配線あるいはコンタクト
ホールを使用してデータを与えておけば、プロセス行程
中にＲＯＭデータが変更になった際にもウエハがその行
程以前であればマスクのみの変更でデータを変えること
ができ、損害が軽微ですむ。
るメモリーセルを構成した例、図２（ｂ）はその等価回
路図である。２０３、２０４、２０５、２０６はワード
線でありアドレスデコーダに接続されている。基本セル
がＰチャネルトランジスタ、Ｎチャネルトランジスタ各
２つずつで構成されている場合には１つの基本セルで２
つのメモリーセルを構成することができ、２つのメモリ
ーセルは共通のビット線に接続される。またメモリーセ
ルに与えるデータは予め電源配線上に第１層配線と第２
層配線とを接続するためのコンタクトホールを配置して
おき、第２層配線のみを使用して必要な電源配線に接続
している。このように上位層の配線あるいはコンタクト
ホールを使用してデータを与えておけば、プロセス行程
中にＲＯＭデータが変更になった際にもウエハがその行
程以前であればマスクのみの変更でデータを変えること
ができ、損害が軽微ですむ。
【０００９】選択されたワード線に接続されているメモ
リーセルは選択されると同時に収納されているデータを
ビット線に出力し、ＲＯＭマクロセルの出力となる。
リーセルは選択されると同時に収納されているデータを
ビット線に出力し、ＲＯＭマクロセルの出力となる。
【００１０】メモリーセルをＮチャネルトランジスタお
よびＰチャネルトランジスタ各１つづつから構成し、各
々のソース・ドレイン領域の一端を同一のビット線に接
続し、他端をそのアドレスが収納すべきデータが１であ
ればＰチャネルトランジスタのソース・ドレイン領域の
みを、０であるならばＮチャネルトランジスタのソース
・ドレイン領域のみをそれぞれＶＤＤ、ＶＳＳ電源に直
接あるいは拡散抵抗を介して接続することによって、Ｐ
チャネルトランジスタあるいはＮチャネルトランジスタ
単体で使用した場合に発生する、不完全な電位の伝達は
解消される。したがってこのような構成のメモリーセル
を使用した場合には補償回路を接続せずとも論理回路に
おいてゲート浮きが生じて貫通電流が流れることはな
く、回路の簡略化および回路規模の縮小をはかることが
できる。
よびＰチャネルトランジスタ各１つづつから構成し、各
々のソース・ドレイン領域の一端を同一のビット線に接
続し、他端をそのアドレスが収納すべきデータが１であ
ればＰチャネルトランジスタのソース・ドレイン領域の
みを、０であるならばＮチャネルトランジスタのソース
・ドレイン領域のみをそれぞれＶＤＤ、ＶＳＳ電源に直
接あるいは拡散抵抗を介して接続することによって、Ｐ
チャネルトランジスタあるいはＮチャネルトランジスタ
単体で使用した場合に発生する、不完全な電位の伝達は
解消される。したがってこのような構成のメモリーセル
を使用した場合には補償回路を接続せずとも論理回路に
おいてゲート浮きが生じて貫通電流が流れることはな
く、回路の簡略化および回路規模の縮小をはかることが
できる。
【００１１】またデータの伝達速度についても補償回路
を介さない分、大幅な遅延時間の短縮をはかることがで
きる。
を介さない分、大幅な遅延時間の短縮をはかることがで
きる。
【００１２】
【発明の効果】以上に示したように、ＲＯＭマクロセル
のメモリーセルをＮチャネルトランジスタおよびＰチャ
ネルトランジスタ各１つづつから構成し、各々のソース
・ドレイン領域の一端を同一のビット線に接続し、他端
をそのアドレスが収納すべきデータが１であればＰチャ
ネルトランジスタのソース・ドレイン領域のみを、０で
あるならばＮチャネルトランジスタのソース・ドレイン
領域のみをそれぞれＶＤＤ、ＶＳＳ電源に直接あるいは
拡散抵抗を介して接続するという構成をとることによっ
て、ＰチャネルトランジスタあるいはＮチャネルトラン
ジスタ単体をメモリーセルに使用した場合に生じる不完
全なデータ伝達を解消することが可能となり、従来使用
していた補償回路をＲＯＭマクロセルのビット線に接続
せずともデータ読み出し時に、ゲート浮きによる貫通電
流が流れることがない。したがってＲＯＭマクロセルの
面積を縮小することができ、チップ内に搭載できるメモ
リー容量を増加することが可能となる。
のメモリーセルをＮチャネルトランジスタおよびＰチャ
ネルトランジスタ各１つづつから構成し、各々のソース
・ドレイン領域の一端を同一のビット線に接続し、他端
をそのアドレスが収納すべきデータが１であればＰチャ
ネルトランジスタのソース・ドレイン領域のみを、０で
あるならばＮチャネルトランジスタのソース・ドレイン
領域のみをそれぞれＶＤＤ、ＶＳＳ電源に直接あるいは
拡散抵抗を介して接続するという構成をとることによっ
て、ＰチャネルトランジスタあるいはＮチャネルトラン
ジスタ単体をメモリーセルに使用した場合に生じる不完
全なデータ伝達を解消することが可能となり、従来使用
していた補償回路をＲＯＭマクロセルのビット線に接続
せずともデータ読み出し時に、ゲート浮きによる貫通電
流が流れることがない。したがってＲＯＭマクロセルの
面積を縮小することができ、チップ内に搭載できるメモ
リー容量を増加することが可能となる。
【００１３】またデータ伝達速度についても補償回路を
介す必要のない分、遅延時間を減少させることができ
る。
介す必要のない分、遅延時間を減少させることができ
る。
【図１】本発明によるメモリーセルを使用したＲＯＭマ
クロセルの回路図である。
クロセルの回路図である。
【図２】４トランジスタ構成の基本セルを使用した場合
のメモリーセルの構成例の図及びその等価回路図であ
る。
のメモリーセルの構成例の図及びその等価回路図であ
る。
【図３】従来のメモリーセルを使用し、補償回路を接続
した例の回路図である。
した例の回路図である。
１０１：アドレスデコーダ １０２：ＶＤＤ電源 １０３：Ｐチャネルトランジスタ １０４：Ｎチャネルトランジスタ １０５：ワード線 １０６：ビット線 １０７：ＶＳＳ電源 １０８：アドレス入力ピン １０９：出力端子 １１０，１１１：インバータ ２０１：ＶＤＤ電源配線 ２０２：ＶＳＳ電源配線 ２０３，２０４，２０５，２０６：ワード線 ２０７：ビット線 ２０８：第１層配線と第２層配線とを接続するコンタク
トホール ２０９：拡散あるいはポリシリコンと第１層配線とを接
続するコンタクトホール ２１０，２１１：Ｐチャネルトランジスタ ２１２，２１３：Ｎチャネルトランジスタ ３０１：アドレスデコーダ ３０２：電源 ３０３：メモリーセル ３０４：ワード線 ３０５：ビット線 ３０６：補償回路 ３０７：出力端子
トホール ２０９：拡散あるいはポリシリコンと第１層配線とを接
続するコンタクトホール ２１０，２１１：Ｐチャネルトランジスタ ２１２，２１３：Ｎチャネルトランジスタ ３０１：アドレスデコーダ ３０２：電源 ３０３：メモリーセル ３０４：ワード線 ３０５：ビット線 ３０６：補償回路 ３０７：出力端子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/112 Ｈ０３Ｋ 19/173 7827−5Ｊ 8831−4Ｍ Ｈ０１Ｌ 27/10 ４３３
Claims (1)
- 【請求項１】入出力セルが複数個配列されて外部セル領
域をなし、 基本セルが複数個配列されて内部セル領域をなし、 複数の前記基本セルと複数層からなる配線層によりマク
ロセルが構成されるマスタースライス半導体装置におい
て、 前記基本セルにより構成されるＲＯＭマクロセルのメモ
リーセルはＮチャネルトランジスタおよびＰチャネルト
ランジスタからなり、 前記ＮチャネルトランジスタおよびＰチャネルトランジ
スタのソース・ドレイン領域の一方は同一のビット線に
接続され、 前記ＮチャネルトランジスタあるいはＰチャネルトラン
ジスタのビット線に接続されていない側のソース・ドレ
イン領域のどちらか一方のみに所望する電位を与えるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20808491A JPH0548053A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20808491A JPH0548053A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548053A true JPH0548053A (ja) | 1993-02-26 |
Family
ID=16550378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20808491A Pending JPH0548053A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742540A (en) * | 1996-01-30 | 1998-04-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory and layout/circuit information generating apparatus |
-
1991
- 1991-08-20 JP JP20808491A patent/JPH0548053A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742540A (en) * | 1996-01-30 | 1998-04-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory and layout/circuit information generating apparatus |
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