JP2531827B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置に係り、特にウェーハ製造プロ
セスを終了してからパッケージに入れて最終製品の形態
に仕上げられるまでの間にダイソートテスト以外にボン
ディングパッドにプローブの針が接触する工程を経て最
終製品の形態に仕上げられる半導体装置に関する。
（従来の技術） 半導体集積回路の製造工程では、通常、ウェーハ製造
プロセス終了後にダイソートテストによって良品を選別
し、不良品をマークし、その後、良品をパッケージに収
納する。このパッケージへの収納に先立ってボンディン
グパッドにプローブカードの針が接触した回数が多いほ
ど、ワイヤーボンディングの歩留り、ひいてはアセンブ
リの歩留りが悪くなる。
ところで、本願発明者は、ウェーハ状態でプローブカ
ードとプローバを用いてダイソート前にバーンインする
ことが可能になる半導体装置およびそのバーンイン方法
を提案した。
しかし、ウェーハ状態でプローブカードを用いてバー
ンインを実施する場合、ダイソート以外にもボンディン
グパッドに針が接触するので、それだけボンディングパ
ッドに対する針の接触回数が多くなり、アセンブリの歩
留りが劣化するおそれがある。
（発明が解決しようとする課題） 上記したように従来の半導体装置は、ウェーハ状態で
プローブカードを用いてバーンインを実施する場合にア
センブリの歩留りが劣化するおそれがあるという問題が
ある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、ウェーハ状態でプローブカードを用いてバ
ーンインを実施する場合に、アセンブリに使用されるボ
ンディングパッドに対する針の接触回数が従来よりも多
くならないで済み、アセンブリの歩留りを向上させ、さ
らに、ウェーハ上でなるべく多くのチップを同時に動作
させた状態でバーンインさせることが可能になる半導体
装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の半導体装置は、電源以外の任意の信号端子に
ついて複数個のボンディングパッドが設けられているこ
とを特徴とする。
（作用） 複数個のボンディングパッドのうちの少なくとも１個
は、ウェーハ製造プロセス終了後からアセンブリまでの
間に行うダイソート以外の工程でのテスト（例えばウェ
ーハ状態でプローブカードを用いて行うバーンイン）あ
るいは動作に際して使用し、アセンブリ時には使用しな
いようにすることが可能になる。これにより、アセンブ
リ時に使用されるボンディングパッドに対するプローブ
カード針の接触回数が従来よりも多くならないで済み、
アセンブリの歩留りを向上させることが可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
第１図は、第１実施例に係る半導体装置、例えばダイ
ナミック型ランダムアクセスメモリ（DRAM）の一部を示
している。即ち、電源以外の任意の信号端子について複
数個（本例では２個）のボンディングパッドが設けられ
ており、この２個のパッド（第１のパッド11および第２
のパッド12）はインバータ13の入力端に一括接続されて
いる。
第１図の回路においては、第１のパッド11または第２
のパッド12に入力信号▲▼または▲▼が与
えられると、インバータ13の出力信号inが内部回路（図
示せず）に入力信号として与えられる。これにより、一
方の第１のパッド11をアセンブリ時に使用し、他方の第
２のパッド12をウェーハ製造プロセス終了後からアセン
ブリまでの間に行うダイソート以外の工程でのテスト
（例えばウェーハ状態でプローブカードを用いて行うバ
ーンイン）あるいは動作に際して使用することが可能に
なる。なお、アセンブリ時に使用されない補助ボンディ
ングパッド12の配置は、ウェーハ状態でプローブカード
を用いて行うバーンインに好ましくなるように、あるい
は、ウェーハ状態でのバーンインに用いられるプローブ
カードの作り易さや、ウェーハ状態でのバーンインの多
数個取り（同時にバーンインが可能となるウェーハ上の
チップ数を多く取ること）のし易さを考慮して、例えば
チップの一辺に集中させるように決めることが望まし
い。なお、ダイソート時は第１のパッド11、第２のパッ
ド12のどちらを用いてもよい。
上記第１実施例のDRAMによれば、アセンブリ時に使用
される第１のパッド11と、ダイソート以外の工程でのテ
ストあるいは動作に際して使用される第２のパッド（補
助ボンディングパッド）12を有することにより、第１の
パッド11に対するプローブカード針の接触回数が従来よ
りも多くならないで済み、アセンブリの歩留りを向上さ
せることが可能になる。
第２図は、第２実施例に係るDRAMの一部を示してい
る。即ち、第２図の回路は、任意の信号端子について複
数個設けられたボンディングパッド、本例では第１のパ
ッド11および第２のパッド12が直接に接続されることな
く、第１のパッド11および第２のパッド12に各対応して
第１の入力回路（本例では第１のインバータ21）および
第２の入力回路（本例では第２のインバータ22）が接続
され、上記第１のインバータ21の出力および上記第２の
インバータ22の出力が第３の回路（本例では二入力のノ
アゲート23）に入力されるように構成されている。
第３図は、第２図の回路の動作波形の一例を示してい
る。
上記第２実施例のDRAMによれば、第１実施例のDRAMと
同様の効果が得られるほか、信号端子の入力容量をある
程度以下に抑える必要がある場合（通常である）に有効
である。
第４図は、第３実施例に係るDRAMの一部を示してい
る。現在、標準品として市販されているDRAMを例にとる
と、ロウ・アドレス・ストローブ（▲▼）、カラ
ム・アドレス・ストローブ（▲▼）などの各種の
制御信号は、高レベル“H"が待機状態、低レベル“L"が
活性状態であるので、第４図に示すように、上記したよ
うな制御信号が入力するボンディングパッド11、12を高
抵抗Ｒにより高電位（例えばVcc電源電位）に吊ってお
くと、複数個のボンディングパッドのうちで使用されな
いものが他のパッドからの入力に悪影響を及ぼすことを
防止することができる。なお、第４図において、第２図
中と同一符号には同一符号を付している。
第５図は、第４実施例に係るDRAMの一部を示してい
る。アドレス信号Ainやデータ入力Dinのように高レベル
“H"/低レベル“L"が“1"/“0"情報に対応していてどち
らも等価の意味を持つような信号が入力する信号端子の
場合には、第４図のような回路は使用し難い。このよう
な信号をエンハンスメントトランジスタのゲートで受け
て入力バッファに入力させている場合、例えば第５図に
示すように、任意の信号端子について例えば２個設けら
れた第１のパッド11または第２のパッド12に入力するア
ドレス信号Ainを対応してｎチャネルのエンハンスメン
トトランジスタ51、52のゲートで受けて入力バッファ53
に入力させている場合には、上記バッド11、12をそれぞ
れ高抵抗Ｒにより接地電位Vssに接続（ｐチャネルのエ
ンハンスメントトランジスタのゲートで受けているよう
な場合には、ボンディングパッドを高抵抗によりVcc電
源電位に接続）しておけばよい。なお、第５図におい
て、入力バッファ53は差動増幅回路が用いられており、
前記エンハンスメントトランジスタ51、52の各ドレイン
が差動増幅回路53の一方の入力端に一括接続され、参照
電位（高レベル“H"と低レベル“L"との中間電位）VREF
がゲートに接続されているｎチャネルのエンハンスメン
トトランジスタ54のドレインが差動増幅回路53の他方の
入力端に接続されている。
さらに、複数個のボンディングパッドのうちで使用さ
れないものが他のパッドからの入力に及ぼす悪影響を防
止する手段は、上記第４図、第５図の回路に限らず、第
６図あるいは第７図に示すように構成することも可能で
ある。
即ち、第６図は、第５実施例に係るDRAMの一部を示し
ており、高レベル“H"/低レベル“L"が“1"/“0"情報に
対応している信号（例えばアドレス信号Ain）が入力す
る任意の信号端子について例えば２個設けられた第１の
パッド11または第２のパッド12が、各対応してトランス
ファゲート61、62を介して入力バッファ63の入力端に一
括接続されるように構成されている。上記トランスファ
ゲート61、62は選択的にオン状態となるように制御され
るものであり、このトランスファゲート61、62を制御す
るための信号としては、例えば上記ボンディングパッド
11、12の入力に対応する別の制御信号端子について複数
個設けられたボンディングパッドに入力した信号が一括
される前の信号（例えば第２図、第４図に示したような
制御信号in1、in2、あるいは、この信号から作られた別
の制御信号）を用いればよい。
また、第７図は、第６実施例に係るDRAMの一部を示し
ており、高レベル“H"/低レベル“L"が“1"/“0"情報に
対応している信号（例えばアドレス信号Ain）が入力す
る任意の信号端子について例えば２個設けられた第１の
パッド11または第２のパッド12が各対応して入力バッフ
ァ71、72に入力し、この入力バッファ71、72それぞれの
相補的な出力が各対応してトランスファゲート73、74を
介して一括された信号ain、▲▲が内部回路（例
えばアドレスデコーダ）に入力されるように構成されて
いる。
なお、第６図、第７図において、トランスファゲート
61、62、73、74に代えて相補性絶縁ゲート型（CMOS）の
クロックド・インバータを用いることも可能である。
第８図は、第７実施例に係るDRAMの一部を示してい
る。例えば第７図に示したように、２個のボンディング
パッドに各対応して入力バッファ71、72を設けた場合に
は、２個の入力バッファ71、72のうちでチップ外部から
信号が与えられていないボンディングパッドに接続され
ているものまで動作させるのは電力の無駄になる。そこ
で、第８図に示すように、例えば２個のボンディングパ
ッド11、12に各対応して設けられた入力バッファ81、82
の活性／非活性状態を各対応して信号発生回路83、84か
ら発生する活性／非活性制御信号により制御するように
構成し、チップ外部から信号が与えられているボンディ
ングパッドに接続されている入力バッファを活性状態に
制御し、チップ外部から信号が与えられていないボンデ
ィングパッドに接続されている入力バッファを非活性状
態に制御すれば、消費電力を低減することが可能にな
る。この場合、２個の入力バッファ81、82それぞれの出
力信号を直結しても、非活性状態に制御された入力バッ
ファの出力が高インピーダンス状態になるように構成し
ておけば、２個の入力バッファの出力信号同士が悪影響
を及ぼすことはない。また、上記信号発生回路83、84
は、例えば前記ボンディングパッド11、12の入力に対応
する別の制御信号端子について複数個設けられたボンデ
ィングパッドに入力した信号が一括される前の信号（例
えば第２図、第４図に示したような制御信号in1、in2、
あるいは、この信号から作られた別の制御信号）にそれ
ぞれ基ずいて活性／非活性制御信号を発生するように構
成しておけばよい。
なお、ウェーハ状態でのバーンインの多数個取り、あ
るいは、ウェーハ上の全チップの一斉バーンインなどを
考慮すると、顕微鏡の視野に入らないチップでも補助ボ
ンディングパッドに対してプローブカード針の接触が簡
単かつ確実に行われるようにするために、アセンブリ時
に使用されるボンディングパッド（入力容量の規格によ
り、むやみに大きく形成できないことが多い。）よりも
補助ボンディングパッドを大きく形成することも可能で
ある。
また、補助ボンディングパッドを各チップ毎に設けて
もよいが、複数チップで共有するように設ければ、ウェ
ーハ状態でのバーンインの多数個取りが一層容易にな
る。この場合、ステッパーなどのウェーハパターン露光
装置により一括露光される複数チップで補助ボンディン
グパッドを共有するのが普通であるが、さらに、ウェー
ハ上の全チップで補助ボンディングパッドを共有するよ
うにしてもよい。
なお、チップ上に電源端子について複数個のボンディ
ングパッドを設ける技術は、例えば文献;IEEE JOURNAL
OF SOLID−STATE CIRCUITS,VOL.23,NO.5,OCTOBER 1988
pp.1142"A 20−ns 128−kbit＊4 High−Speed DRAM wit
h 330−Mbit/s Data Rate"に記載されている。ここで
は、４個の電源（Vcc）パッドと４個の接地（Vss）パッ
ドを設ける技術が示されており、この技術の目的は、高
速動作に伴う電源電位（Vcc、Vss）のノイズを低減する
ことであり、本発明の趣旨とは全く異なる。
［発明の効果］ 上述したように本発明の半導体装置によれば、電源以
外の任意の信号端子について複数個のボンディングパッ
ドが設けられているので、複数個のボンディングパッド
のうちの少なくとも１個は、アセンブリ時に使用されな
い補助ボンディングパッドとして使用することが可能に
なり、ウェーハ状態でプローブカードとプローバを用い
てバーンインする際にアセンブリ時に使用されるパッド
に対するプローブカード針の接触回数が従来よりも多く
ならないで済み、アセンブリの歩留りを向上させること
ができる。
また、本発明の半導体装置によれば、アセンブリ時の
パッケージ形状（例えばZIP、SOJ）により決まっている
外部端子の配置に依存せずにボンディングパッドを配置
することが可能になる。従って、１個のチップあるいは
１個のマスクセットで複数種のパッケージに収納させよ
うとする場合に、各パッケージの端子配置に対応し易い
ようにパッドを配置することが可能になるので、パッケ
ージのリードのレイアウトに無理な工夫をこらす必要も
なくなり、この点からもアセンブリの歩留りを向上させ
ることができる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係るDRAMの一部を示す回
路図、第２図は本発明の第１実施例に係るDRAMの一部を
示す回路図、第３図は第２図の回路の動作例を示す波形
図、第４図乃至第８図はそれぞれ本発明の第３実施例乃
至第７実施例に係るDRAMの一部を示す回路図である。 11…第１のパッド11、12…第２のパッド、13…インバー
タ、21…第１のインバータ、22…第２のインバータ、23
…二入力のノアゲート、Ｒ…高抵抗、51、52、54…エン
ハンスメントトランジスタ、53…入力バッファ（差動増
幅回路）、61、62…トランスファゲート、63…入力バッ
ファ、71、72…入力バッファ、73、74…トランスファゲ
ート、81、82…入力バッファ、83、84…信号発生回路。

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】ワイヤボンディングを行うための第１パッ
    ドと、 前記ワイヤボンディング前のテスト時にテスト端子を当
    てるための第２パッドと、 入力端が前記第１パッドに接続され、前記テスト時には
    常に第１論理信号を出力し、前記ワイヤボンディング後
    の通常動作時には前記第１パッドに与えられる入力信号
    に対応した第２論理信号を出力する第１入力回路と、 入力端が前記第２パッドに接続され、前記ワイヤボンデ
    ィング後の通常動作時には常に前記第１論理信号を出力
    し、前記テスト時には前記第２パッドに与えられる入力
    信号に対応した第３論理信号を出力する第２入力回路
    と、 前記テスト時には前記第２入力回路から出力される前記
    第３論理信号に対応した論理信号を内部回路に与え、前
    記通常動作時には前記第１入力回路から出力される前記
    第２論理信号に対応した論理信号を内部回路に与える論
    理回路と を具備することを特徴とする半導体装置。
  2. 【請求項２】請求項１に記載の半導体装置において、 前記論理回路は、NOR回路又はOR回路であることを特徴
    とする半導体装置。
  3. 【請求項３】第１及び第２パッドと、 入力端が前記第１パッドに接続される第１入力回路と、 前記第１入力回路の入力端と電源端子の間に接続される
    第１抵抗と、 入力端が前記第２パッドに接続される第２入力回路と、 前記第２入力回路の入力端と前記電源端子の間に接続さ
    れる第２抵抗と、 入力端が前記第１及び第２入力回路の出力端に接続され
    る論理回路と を具備することを特徴とする半導体装置。
  4. 【請求項４】第１及び第２パッドと、 ゲートが前記第１パッドに接続され、ソースが電源端子
    に接続される第1MOSトランジスタと、 ゲートが前記第２パッドに接続され、ソースが前記電源
    端子に接続される第2MOSトランジスタと、 一方の入力端が前記第１及び第2MOSトランジスタのソー
    スにそれぞれ接続される差動増幅回路と、 ゲートに基準電位が印加され、ソースが前記電源端子に
    接続され、ドレインが前記差動増幅回路の他方の入力端
    に接続される第3MOSトランジスタと を具備することを特徴とする半導体装置。
  5. 【請求項５】第１及び第２端子と、 内部回路に信号を与えるための入力バッファと、 ゲートに制御信号が入力され、ソース又はドレインが前
    記第１端子と前記入力バッファの入力端の間に接続され
    る第1MOSトランジスタと、 ゲートに制御信号が入力され、ソース又はドレインが前
    記第２端子と前記入力バッファの入力端の間に接続され
    る第2MOSトランジスタとを有し、 前記第１及び第2MOSトランジスタは、選択的にオン状態
    となるように制御されている ことを特徴とする半導体装置。
  6. 【請求項６】第１及び第２端子と、 入力端が前記第１端子に接続される第１入力バッファ
    と、 入力端が前記第２端子に接続される第２入力バッファ
    と、 ゲートに制御信号が入力され、ソース又はドレインが前
    記第１入力バッファの出力端と内部回路の間に接続され
    る第1MOSトランジスタと、 ゲートに制御信号が入力され、ソース又はドレインが前
    記第２入力バッファの出力端と前記内部回路の間に接続
    される第2MOSトランジスタとを有し、 前記第１及び第2MOSトランジスタは、選択的にオン状態
    となるように制御されている ことを特徴とする半導体装置。
  7. 【請求項７】第１及び第２端子と、 入力端が前記第１端子に接続され、出力端が内部回路に
    接続される第１入力バッファと、 入力端が前記第２端子に接続され、出力端が前記内部回
    路に接続される第２入力バッファと、 前記第１入力バッファの活性状態及び非活性状態を制御
    する第１信号発生回路と、 前記第２入力バッファの活性状態及び非活性状態を制御
    する第２信号発生回路と を具備することを特徴とする半導体装置。
  8. 【請求項８】第１端子に第１入力信号が与えられないと
    きには常に第１論理信号を論理回路に与え、前記第１端
    子に前記第１入力信号が与えられるときには前記第１入
    力信号に対応した第２論理信号を前記論理回路に与える
    第１入力回路と、第２端子に第２入力信号が与えられな
    いときには常に前記第１論理信号を前記論理回路に与
    え、前記第２端子に前記第２入力信号が与えられるとき
    には前記第２入力信号に対応した第３論理信号を前記論
    理回路に与える第２入力回路とを形成する工程と、 ワイヤボンディング前のテスト時において、テスト端子
    を前記第２端子に当てて前記第２入力信号を前記第２端
    子に与え、前記論理回路により前記第２入力回路から出
    力される前記第３論理信号に対応した論理信号を内部回
    路に与えてテストを行う工程と、 ワイヤボンディング時において、ボンディングワイヤを
    前記第１端子に接続する工程とを具備し、 ワイヤボンディング後の通常動作時において、前記論理
    回路により前記第１入力回路から出力される前記第２論
    理信号に対応した論理信号を前記内部回路に与えて通常
    動作を行うようにした ことを特徴とする半導体装置の製造方法。
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