JPH04206961A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04206961A JPH04206961A JP33939690A JP33939690A JPH04206961A JP H04206961 A JPH04206961 A JP H04206961A JP 33939690 A JP33939690 A JP 33939690A JP 33939690 A JP33939690 A JP 33939690A JP H04206961 A JPH04206961 A JP H04206961A
- Authority
- JP
- Japan
- Prior art keywords
- mos
- capacity
- internal circuit
- input
- gate oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000003990 capacitor Substances 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 4
- 230000002950 deficient Effects 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にその入力保護回路に関
する。
する。
従来半導体装置の入力保護回路としては第４図、第５図
に示すように信号を入力する入力端子と電源との間に逆
方向のダイオードを入れたものがある。この入力保護回
路では入力に過大なザージ電圧が印加された場合、この
ダイオードがアバランシェ降伏等を起こしてダイオード
部に逆方向電流が流れて電位が下がるため内部の回路に
大きな電圧が印加されることはない。しかし本回路では
入力にザージ電圧が加わったときダイオードに瞬時に大
きな電流が流れるのでダイオードが破壊されてしまう場
合がある。このため第６図ダイオードと入力端子の間に
例えば多結晶シリコン等の配線層による抵抗を直列に挿
入して入力に過電圧が加わったとき、この抵抗とダイオ
ードの寄性接合容量とによって入力されたザージ電圧を
鈍らせている例もある。
に示すように信号を入力する入力端子と電源との間に逆
方向のダイオードを入れたものがある。この入力保護回
路では入力に過大なザージ電圧が印加された場合、この
ダイオードがアバランシェ降伏等を起こしてダイオード
部に逆方向電流が流れて電位が下がるため内部の回路に
大きな電圧が印加されることはない。しかし本回路では
入力にザージ電圧が加わったときダイオードに瞬時に大
きな電流が流れるのでダイオードが破壊されてしまう場
合がある。このため第６図ダイオードと入力端子の間に
例えば多結晶シリコン等の配線層による抵抗を直列に挿
入して入力に過電圧が加わったとき、この抵抗とダイオ
ードの寄性接合容量とによって入力されたザージ電圧を
鈍らせている例もある。
近年、装置の高集積化・高速化の要求から素子の微細化
・縮小化の動きが盛んであり、これに伴ってＭＯＳ型電
界効果トランジスタのゲート酸化膜も薄膜化されてきて
いる。例えばＩＭＳＲＡＭや４ＭＤＲＡＭクラスの製品
ではゲート酸化膜の膜厚は２５ｎｍ程度であるが、この
ゲート酸化膜の絶縁耐圧は２０Ｖとなるため入力にザー
ジ電圧が加わったときダイオードが降伏する前に内部回
路のＭＯＳ型電界効果トランジスタのゲート酸化膜を破
壊してしまい、素子が不良となってしまうという問題点
が見られる様になってきた。
・縮小化の動きが盛んであり、これに伴ってＭＯＳ型電
界効果トランジスタのゲート酸化膜も薄膜化されてきて
いる。例えばＩＭＳＲＡＭや４ＭＤＲＡＭクラスの製品
ではゲート酸化膜の膜厚は２５ｎｍ程度であるが、この
ゲート酸化膜の絶縁耐圧は２０Ｖとなるため入力にザー
ジ電圧が加わったときダイオードが降伏する前に内部回
路のＭＯＳ型電界効果トランジスタのゲート酸化膜を破
壊してしまい、素子が不良となってしまうという問題点
が見られる様になってきた。
本発明の半導体装置は、信号を入力するための入力端子
が一導電型を有する半導体基板内に形成された半導体基
板と逆導電型を有する電気的にフルーティングのウェル
領域内のＭＯＳ型容量と接続されており、かつこのＭＯ
Ｓ型容量は内部回路に用いられているＭＯＳ型電界効果
）・ランジスタのゲート電極及びゲート酸化膜と同じ層
を用いて形成されている事を特徴としている。
が一導電型を有する半導体基板内に形成された半導体基
板と逆導電型を有する電気的にフルーティングのウェル
領域内のＭＯＳ型容量と接続されており、かつこのＭＯ
Ｓ型容量は内部回路に用いられているＭＯＳ型電界効果
）・ランジスタのゲート電極及びゲート酸化膜と同じ層
を用いて形成されている事を特徴としている。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す平面図、第２図は第１
図のＡ−Ａ’断面を示す断面図である。本実施例では信
号を入力するための入力パッド直下のＰ型シリコン基板
１内にＮウェル領域２が形成されこのＮウェル内に内部
回路に用いられるＭＯＳ ｌ−ランジスタのゲート酸化
膜４を容量膜とするＭＯＳ容量が配置されている。さら
にこのＭＯＳＯ８容量ゲート電極５の一部は抵抗素子と
してフィールド絶縁膜３上まで延在しついでダイオード
に接続され内部回路へ入る。この様にすれば入力端子は
最初にＭＯＳ容量に接続されており次いで抵抗、ダイオ
ードと接続され内部回路に入ってゆくため、入力にザー
ジ電圧が印加されたとしてもまずＭＯＳ容量にその電圧
が加わり内部回路へはこのＭＯＳ容量、抵抗、ダイオー
ドにより鈍った電圧が加わる。ここでこのＭＯＳ容量の
容量膜と内部回路のＭＯＳ）ランジスタのゲート酸化膜
は同じものであるため、先にＭＯＳ容量の容量膜が破壊
してしまうため内部回路には悪影響は与えない。ここで
このＭＯＳ容量は電気的にフローティンダのＮウェル内
に形成されているのでこのＭＯＳ容量が破壊しても不良
となる事はない。さらに本実施例ではＭＯＳ容量は入力
パッド直下に形成されているので従来例から占有面積が
増大する事もない。
図のＡ−Ａ’断面を示す断面図である。本実施例では信
号を入力するための入力パッド直下のＰ型シリコン基板
１内にＮウェル領域２が形成されこのＮウェル内に内部
回路に用いられるＭＯＳ ｌ−ランジスタのゲート酸化
膜４を容量膜とするＭＯＳ容量が配置されている。さら
にこのＭＯＳＯ８容量ゲート電極５の一部は抵抗素子と
してフィールド絶縁膜３上まで延在しついでダイオード
に接続され内部回路へ入る。この様にすれば入力端子は
最初にＭＯＳ容量に接続されており次いで抵抗、ダイオ
ードと接続され内部回路に入ってゆくため、入力にザー
ジ電圧が印加されたとしてもまずＭＯＳ容量にその電圧
が加わり内部回路へはこのＭＯＳ容量、抵抗、ダイオー
ドにより鈍った電圧が加わる。ここでこのＭＯＳ容量の
容量膜と内部回路のＭＯＳ）ランジスタのゲート酸化膜
は同じものであるため、先にＭＯＳ容量の容量膜が破壊
してしまうため内部回路には悪影響は与えない。ここで
このＭＯＳ容量は電気的にフローティンダのＮウェル内
に形成されているのでこのＭＯＳ容量が破壊しても不良
となる事はない。さらに本実施例ではＭＯＳ容量は入力
パッド直下に形成されているので従来例から占有面積が
増大する事もない。
第３図は本発明の第２の実施例を示す平面図である。
本実施例では入力端子に接続するＭＯＳ容量をくシ型に
して実際のＭＯＳ）ランジスタと良く似た構造としてい
る。こうすれば例えばＭＯＳ）ランジスタではゲート電
極とフィールド端との交叉部に耐圧が特に低い部分が出
来たりする事が多々あるがこの様な場合でも保護回路と
してのＭＯＳ容量部に同一の構造があるため先にこのＭ
ＯＳ容量部が破壊されてしまう。この様にこの第２の実
施例では第１の実施例に比べ占有面積は若干大きくなる
が入力のザージ電圧に対する強度をさらに強くする事が
できる。
して実際のＭＯＳ）ランジスタと良く似た構造としてい
る。こうすれば例えばＭＯＳ）ランジスタではゲート電
極とフィールド端との交叉部に耐圧が特に低い部分が出
来たりする事が多々あるがこの様な場合でも保護回路と
してのＭＯＳ容量部に同一の構造があるため先にこのＭ
ＯＳ容量部が破壊されてしまう。この様にこの第２の実
施例では第１の実施例に比べ占有面積は若干大きくなる
が入力のザージ電圧に対する強度をさらに強くする事が
できる。
以上説明したように本発明は、信号を入力するための入
力端子に内部回路に用いられるＭＯＳ）＝５− ランジスタと同一層により形成されたＭＯＳ容量を最初
に接続しているので、高密度化・高性能化を計るためゲ
ート酸化膜を薄膜化した近年の半導体装置においても、
充分高い入力保護耐圧を持ち、入力にザージ電圧が印加
された場合でも不良とならない高信頼性を有する半導体
装置を提供できる効果がある。
力端子に内部回路に用いられるＭＯＳ）＝５− ランジスタと同一層により形成されたＭＯＳ容量を最初
に接続しているので、高密度化・高性能化を計るためゲ
ート酸化膜を薄膜化した近年の半導体装置においても、
充分高い入力保護耐圧を持ち、入力にザージ電圧が印加
された場合でも不良とならない高信頼性を有する半導体
装置を提供できる効果がある。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ａ−Ａ’断面を示す断面図、第３図は本発明の第２の実
施例を示す平面図、第４図、第６図は従来例を示す平面
図、第５図は第４図のＡ −Ａ′断面を示す断面図であ
る。 代理人 弁理」＝ 内 原 晋 ６一
Ａ−Ａ’断面を示す断面図、第３図は本発明の第２の実
施例を示す平面図、第４図、第６図は従来例を示す平面
図、第５図は第４図のＡ −Ａ′断面を示す断面図であ
る。 代理人 弁理」＝ 内 原 晋 ６一
Claims (1)
- 信号を入力するための入力端子が一導電型を有する半導
体基板内に形成された前記半導体基板と逆導電型を有す
る電気的にフローティンダのウェル領域内のＭＯＳ型容
量に接続されており、かつ前記ＭＯＳ型容量は内部回路
に用いられているＭＯＳ型電界効果トランジスタのゲー
ト電極及びゲート酸化膜と同じ層を用いて形成されてい
る事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33939690A JPH04206961A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33939690A JPH04206961A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206961A true JPH04206961A (ja) | 1992-07-28 |
Family
ID=18327081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33939690A Pending JPH04206961A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206961A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0964450A1 (de) * | 1998-06-08 | 1999-12-15 | Siemens Aktiengesellschaft | Intergrierte Halbleiterschaltung mit einer Anschlussfläche |
| JP2005123340A (ja) * | 2003-10-15 | 2005-05-12 | Rohm Co Ltd | 半導体装置 |
| WO2013018134A1 (ja) * | 2011-08-03 | 2013-02-07 | 日立オートモティブシステムズ株式会社 | センサ装置 |
| JPWO2013018134A1 (ja) * | 2011-08-03 | 2015-02-23 | 日立オートモティブシステムズ株式会社 | センサ装置 |
-
1990
- 1990-11-30 JP JP33939690A patent/JPH04206961A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0964450A1 (de) * | 1998-06-08 | 1999-12-15 | Siemens Aktiengesellschaft | Intergrierte Halbleiterschaltung mit einer Anschlussfläche |
| JP2005123340A (ja) * | 2003-10-15 | 2005-05-12 | Rohm Co Ltd | 半導体装置 |
| JP4618767B2 (ja) * | 2003-10-15 | 2011-01-26 | ローム株式会社 | 半導体装置 |
| WO2013018134A1 (ja) * | 2011-08-03 | 2013-02-07 | 日立オートモティブシステムズ株式会社 | センサ装置 |
| JPWO2013018134A1 (ja) * | 2011-08-03 | 2015-02-23 | 日立オートモティブシステムズ株式会社 | センサ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0161983B1 (en) | Input protection arrangement for vlsi integrated circuit devices | |
| KR0139648B1 (ko) | 트리거 전압이 낮은 scr 보호장치 및 보호회로 | |
| KR920003676B1 (ko) | 반도체 장치 | |
| US4288829A (en) | Protective circuit on insulating substrate for protecting MOS integrated circuit | |
| JP2632720B2 (ja) | 静電放電に対する保護がなされた、保護閾値が可変な集積回路 | |
| JPH06163824A (ja) | 半導体集積回路 | |
| JPH0151070B2 (ja) | ||
| JP2001186003A (ja) | 半導体集積回路の入出力保護装置とその保護方法 | |
| EP0253105B1 (en) | Integrated circuit with improved protective device | |
| US7301217B2 (en) | Decoupling capacitor design | |
| EP0371663B1 (en) | Integrated circuit output buffer having improved ESD protection | |
| JPS6146986B2 (ja) | ||
| JPH08274267A (ja) | 半導体装置 | |
| JPH04206961A (ja) | 半導体装置 | |
| US6163056A (en) | Semiconductor device having electrostatic discharge | |
| US20070257316A1 (en) | Semiconductor device | |
| US5432369A (en) | Input/output protection circuit | |
| JPS622704B2 (ja) | ||
| US4882610A (en) | Protective arrangement for MOS circuits | |
| JPS63172468A (ja) | 入力保護回路 | |
| JPH10223843A (ja) | 半導体装置の保護回路 | |
| JP2546197B2 (ja) | 半導体集積回路 | |
| JPH0454978B2 (ja) | ||
| JPS63274177A (ja) | 半導体装置の保護回路 | |
| JPS6355871B2 (ja) |