JPS63301558A

JPS63301558A - 半導体集積回路装置

Info

Publication number: JPS63301558A
Application number: JP62312640A
Authority: JP
Inventors: Akihiro Sueda; 末田　昭洋; Hiroyuki Mogi; 宏之茂木
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1987-01-28
Filing date: 1987-12-10
Publication date: 1988-12-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は相補型ＭＯ３半導体集積回路装置に係り、特
に電源端子からのサージ混入に対する耐ラツチアツプ特
性の向上が図られた半導体集積回路装置に関する。

（従来の技術）相補型ＭＯ８半導体集積回路装置（０ＭＯ８−ＩＣ＞で
は、信号出力端子に混入するサージ（通常動作時の信号
電圧もしくは電流に対して、急激に値が変化するような
過電圧もしくは過電流と定義する）がトリがとなり、内
部の寄生サイリスタがオン状態にされて電源間に大電流
が流れ続けるいわゆるラッチアップ現象が発生すること
がよく知られている。さらに信号出力端子ばかりではな
く信号入力端子についても、入力保護用のダイオードを
設けること等の影響によりランチアップ現象が発生する
ことが知られている。

従来では、このような信号入出力端子に関するラッチア
ップ現象の発生を防止するため、混入したサージが内部
素子に広がらないように、信号入出力端子付近の基板バ
イアスを強化する等の対策を施し、これらのサージを電
源端子に吸収するようにしている。

ところが、電源端子にサージが直接印加されると、奇生
サイリスタを構成するバイポーラトランジスタそのもの
がオンし易くなる。また、本来、サージ印加時において
サージの逃げ道である電源にサージが印加されているの
で、外部サージが吸収されにくくなり、寄生サイリスタ
をオン状態にさせ易い。従って、電源端子から混入した
サージに対する耐ラツチアツプ特性は他の端子に比べて
悪いものとなっている。しかしながら、従来ではこの電
源に対するサージ対策が何等施されていないため、電源
端子から混入するサージによりラッチアップ現象が発生
し易いという問題がある。

（発明が解決しようとする問題点）このように従来では電源端子から混入する外部サージに
対する対策が施されていないので、電源端子に関する耐
ラツチアツプ特性が悪いという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源端子から混入する外部サージに
対する耐ラツチアツプ特性の向上を図ることができる半
導体集積回路装置を提供することにある。

［発明の構成］（問題点を解決するための手段）この発明の半導体集積回路装置は、第１の電源電位が印
加される第１のノードにＭＯＳトランジスタのソース電
極及びゲート電極を接続し、第２の電源電位が印加され
る第２のノードに上記ＭＯＳトランジスタのドレイン電
極を接続するようにしている。

（作用）この発明の半導体集積回路装置では、まず、第１、第２
のノードにサージが印加されない通常状態のときには、
ＭＯＳトランジスタはオフ状態である。従って、この場
合にはＭＯＳトランジスタは何も作用しない。

一方、第１、第２のノードに高電圧サージが印加される
と、両ノード間の電位が変動し、かつその値は通常動作
時よりもはるかに大きな値となる。

このときには次のような作用が働く。

まず始めに、第１のノードに接続されたＭＯＳトランジ
スタのゲート電極と第２のノードに接続されたドレイン
電極間の電圧がこのトランジスタの閾ｒａ宵圧を越える
と、このトランジスタがオン状態になる。これにより第
１、第２のノード間に電流経路が発生し、一方のノード
に印加されたサージが他方のノードに吸収される。

また、上記ＭｏＳトランジスタのソース、ドレイン電極
間の電圧が上昇し、これがパンチスルー電圧を越えると
、このトランジスタがパンチスル−現象を引ぎ起こし、
ソース、ドレイン電極間がショート状態になる。これに
より第１、第２のノード間に電流経路が発生し、一方の
ノードに印加されたサージが他方のノードに吸収される
。

さらに、ソースもしくはドレイン電圧が上昇し、上記Ｍ
ｏＳトランジスタのソース、ドレイン領域をエミッタ、
コレクタ領域とするＰＮＰ型もしくはＮＰＮ型の奇生バ
イポーラトランジスタにベース電流が流れることにより
この寄生バイポーラトランジスタがオン状態となり、そ
のコレクタ電流により第１、第２のノード間に電流経路
が発生し、一方のノードに印加されたサージが他方のノ
ードに吸収される。なお、大電流サージが印加された場
合にはこの寄生バイポーラトランジスタによるコレクタ
電流が主となる。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の第１の実施例の構成を示す回路図で
ある。

図において、１１は高電位のＶＤＤ電位、例えば＋５Ｖ
が印加されるＩＣの外部電源接続端子であり、１２は同
じく低電位のＧＮＤ電位（ＯＶ）が印加される外部電源
接続端子である。ＩＣの内部において、上記Ｖｏｏ用の
端子１１にはＰチャネルでエンハンスメント型のＭＯＳ
トランジスタ１３のソース電極とゲート電極とが接続さ
れている。このトランジスタ１３のドレイン電極は上記
ＧＮＤ用の端子１２に接続されている。さらに上記トラ
ンジスタ１３のバックゲート電極、いわゆる基板は端子
１１に接続されている。

第２図は上記第１図回路を集積回路で実現する場合の素
子構造を示す断面図である。図において、２１はＮ型基
板、２２及び２３はこのＮ型基板２１内に形成されＰ＋
型領域からなるソース、ドレイン領域、２４はゲート電
極、２５は基板２１にＶＯＯ電位を供給するために設け
た基板バイアス用のＮ＋領領域ある。図示するように、
基板２１内にはソース、ドレイン領域２２．２３をコレ
クタ及びエミッタ、基板２１をベースとするＰＮＰＩ−
ランジスタ２６が寄生的に発生しており、さらにこのＰ
ＮＰトランジスタ２６のベースとＮ＋領域２５との間に
は基板２１自体が持つ抵抗成分により抵抗２７が寄生的
に接続された状態となっている。なお、上記寄生ＰＮＰ
トランジスタ２６のエミッタ、コレクタはそのときの電
位関係に応じて位置が逆転することがある。

このような構成において、端子１１．１２にサージが印
加されるのは次の四つの場合である。

■　ＶＤＤの端子１１に負極性のサージ電圧が印加され
るとき ■　ＧＮＤの端子１２に正極性のサージ電圧が印加され
るとき ■　Ｖｏｏの端子１１に正極性のサージ電圧が印加され
るとき ■　ＧＮＤの端子１２に負極性のサージ電圧が印加され
るときまず、■の場合の動作を説明する。すなわち、＋５Ｖの
ＶＤＤ電位が印加される端子１１に負極性のサージ電圧
が印加され、ＶＤＤ電位が低下した場合、Ｖｏｏ電位の
低下に伴いトランジスタ１３のゲートＮ極２４の電位も
低下する。そして、このゲート電位が領域２３の電位に
対してトランジスタ１３の閾値電圧力（ＰチャネルＭｏ
Ｓトランジスタでは通常−１ｖ程度）を越えると、第２
図中のソース、ドレインｌ［２２，２３間にチャネル層
が形成され、トランジスタ１３がオンする。これにより
、第２図中に示すようなチャネル電流ｉ　ｃｈａが流れ
る。

また、Ｖｏｏ電位の低下に伴いトランジスタ１３のソー
ス領域２２の電位も低下する。このとき、抵抗２７の存
在により基板２１の電位はンース領ｉｉ！！２２の電位
はど急徴には変化しない。そして、基板２１の電位に対
してソース電位が通常、２０Ｖないし３０Ｖ程度である
ＰＮ接合のブレークダウン電圧Ｖｓを越えると、基板２
１からソース領域２２に向かってブレークダウン電流が
流れ始める。これにより基板２１の電位が不時し、電位
の低下したソース電位に近づこうとする。そして、基板
電位がソース電位に近づくことによって、今度は基板２
１の電位がＧＮＤに対してＰＮ接合の順方向電圧（ＶＦ
　）を越えると、ドレイン領域２３から基板２１に向か
ってＰＮ接合電流が流れ始める。この電流が寄生ＰＮＰ
トランジスタ２６のベース電流となり、このトランジス
タ２６がオンして第２図中に示すようなコレクタ電流ｉ
　ｃｏｔが流れる。

さらにＶＤＤ電位の低下に伴、い、トランジスタ１３の
ソース領域２２とドレイン領域２３との間の電位差がパ
ンチスルー電圧（ＭＯ８Ｉ−ランジスタのチャネル長に
大きく依存するが、約１０Ｖないし２０Ｖ程度）を越え
ると、ソース、トレイン領域間がショートし、両領域間
には第２図中に示すようなパンチスルー電流ｉ　ｐａｎ
が流れる。

次に上記■の場合の動作を説明する。すなわち、ＧＮＤ
の端子１２に正極性のサージ電圧が印加されてＧＮＤ電
位が上昇した場合に、ゲート電極２４の電位に対してド
レイン領域２３の電位がＰチャネルＭＯ８Ｉ−ランジス
タ１３の閾値電圧を越えるとトランジスタ１３がオンし
、第２図中に示すようなチャネル電流ｉ　ｃｈａが流れ
る。

また、ＧＮＤ電位が上昇し、Ｎ型基板２１に対してＰＮ
接合の順方向電圧を越えると、ドレイン領域２３から基
板２１に向かってＰＮ接合電流が流れ始める。この電流
が寄生ＰＮＰトランジスタ２６のベース電流になり、こ
のトランジスタ２６がオンして第２図中に示すようなコ
レクタ電流１ｃｏｌが流れる。

上記■の場合、すなわちＶＤＯの端子１１に正極性のサ
ージ電圧が印加され、ＶＤＯ電位が上昇した場合にはソ
ース領域２２の電位が上昇する。そしてソース電位が基
板２１の電位に対してＰＮ接合の順方向電圧を越えると
、ソース領域２２から基板２１に電流が流れ始める。こ
の電流が前記寄生ＰＮＰトランジスタ２６のベース電流
になり、このトランジスタ２６がオンして第３図中に示
すように第２図とは逆向きのコレクタ電流１ｃｏｌが流
れる。

上記■の場合、すなわちＧＮＤの端子１２に負極性のサ
ージ電圧が印加され、ＧＮＤ電位が降下した場合にはド
レイン領［２３の電位が降下する。そして基板２１の電
位に対してＰＮ接合のブレークダウン電圧を越えると、
基板２１からドレイン領域２３に向かってブレークダウ
ン電流が流れ始める。これにより基板２１の電位も低下
し、ドレイン電位に近づこうとする。そして、基板電位
がトレイン電位に近づくことによって、今度は基板２１
の電位がソース領域２２に対してＰＮ接合の順方向電圧
を越えると、ソース領域２２から基板２１に向がってＰ
Ｎ接合電流が流れ始める。これが、寄生ＰＮＰトランジ
スタ２６のベース電流となり、この後、トランジスタ２
６がオンして第３図中に示すような向きでコレクタ電流
１ｃｏｌが流れる。

さらにこの■の場合、ＧＮＤ電位の低下に伴い、トラン
ジスタ１３のソース領域２２とドレイン領域２３との間
の電位差がパンチスルー電圧を越えると、ソース、ドレ
イン領域２２．２３間がショートし、両領域間には第３
図中に示すような向きでパンチスルー電流ｉ　ｐａｎが
流れる。

このように、上記実施例回路では端子１１もしくは１２
に正極性もしくは負極性のサージ電圧が印加されたとき
には、ソース、ドレイン領域２２．２３間に上記のよう
な種々の電流１ｃｈａ　、　　１ｃｏｌ　。

ｉ　ｐａｎが流れ、これらの電流によって端子１１．１
２の一方に印加されたサージ電圧が他方に吸収される。

第４図は上記実施例回路を半導体回路装置内部で使用す
るＣＭＯＳインバータ回路と共に内蔵したときの素子構
造を示す断面図である。図において、３０はＮ型基板内
に形成されたＰウェル領域、３１、３２はこのＰウェル
領域３０内に形成され、ＣＭＯＳインバータを構成する
ＮチャネルＭＯＳトランジスタのソース、ドレイン領域
、３３はこのトランジスタのゲート電極、３４はＰウェ
ル領１４３０にＧＮＤ電位を供給するためのバイアス用
Ｐ”領域、３５．３６は上記Ｎ型基板２１内に形成され
、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトラ
ンジスタのソース、ドレイン領域、３７はこのトランジ
スタのゲート電極である。

ここでＮ型基板２１内にＣＭＯＳインバータを形成する
ことにより、Ｎ＋型の領域３１をエミッタ、Ｐウェル領
域３０をベース、Ｎ型基板２１をコレクタとする寄生Ｎ
ＰＮトランジスタ３８と、Ｐ＋型の領域３６をエミッタ
、Ｎ型基板２１をベース、Ｐウエル領域３０をコレクタ
とする寄生ＰＮＰトランジスタ３９とで前記寄生サイリ
スタが形成される。

端子１１．１２の一方にサージ電圧が印加され、保護用
のトランジスタ１３に図中の矢印で示すような電流が流
れることにより、サージ印加によって奇生サイリスタを
オンさせるトリガ電流、すなわち寄生サイリスタを構成
するＰＮＰトランジスタ３９及びＮＰＮトランジスタ３
８にお（プる領１ｇ３６．３１を流れるエミッタ電流が
増加するのを防ぐ働きをする。この結果、奇生サイリス
タのオン状態が阻止され、電源端子１１もしくは１２か
ら混入したサージに対して耐ラツチアツプ特性の向上が
図られる。

第５図はこの発明の第２の実施例の構成を示す回路図で
ある。

図において、１１及び１２は高電位のＶｏｏ電位、ＧＮ
Ｄ電位がそれぞれ印加される外部電源接続端子である。

ＩＣの内部において、上記端子１１にはＮチャネルでエ
ンハンスメント型のＭＯＳトランジスタ１４のドレイン
電極が接続されている。このトランジスタ１４のソース
電極とゲート電極は上記端子１２に接続されている。ざ
らに上記トランジスタ１４のバックゲート電極、いわゆ
る基板は端子１２に接続されている。

第６図は上記第５図回路をＰウェル領域を使用した集積
回路で実現する場合の素子構造を示す断面図である。図
において、４１はＮ型基板、４２はこの基板４１内に形
成されたＰウェル領域、４３及び４４はこのＰウェル領
域４２内に形成されたＮ＋型領領域らなる前記Ｎチャネ
ルＭＯＳトランジスタ１４のソース、ドレイン領域、４
５はこのトランジスタのゲート電極、４６はＰウェル領
域４２をＧＮＤ電位に設定するためのバイアス用のＰ１
領域、４７はＮ型基板４１をＶＤＤ電位に設定するため
のバイアス用のＮ＋領領域ある。図示するように、Ｐウ
ェル領域４２内にはＮ＋型のソース、ドレイン領域４３
．４４をコレクタ及びエミッタ、Ｐウェル領域４２をベ
ースとするＮＰＮＩ−ランジスタ４８が寄生的に発生し
ており、さらに領域４６と上記寄生バイポーラトランジ
スタ４８のベースとの間にはＰウェル領域４２自体が持
つ抵抗成分により抵抗４９が寄生的に接続されている。

なお、上記寄生ＮＰＮトランジスタ４８のエミッタ、コ
レクタはそのときの電位関係に応じて位置が逆転するこ
とがある。

このような構成の回路でも端子１１．１２にサージが印
加されるのは前記した■ないし■の場合である。

まず、■の場合、すなわち、ＶＯＯの端子１１に負掻性
のサージ電圧が印加され、ＶＤＤ電位が低下した場合に
は、Ｖｏｏ電位の低下に伴いトランジスタ１４のドレイ
ン電位域４４の電位が低下する。そして、ドレイン電位
がゲート電位に対してトランジスタ１４の閾値電圧弁（
ＮチャネルＭＯＳトランジスタでは通常＋１ｖ程度）を
越えると、第６図中のソース、ドレイン領域４３．４４
間にチャネル層が形成され、トランジスタ１４がオンす
る。これにより、第６図中に示すようなチャネル電流：
　ｃｈａが流れる。

また、トランジスタ１４のドレイン領域４４の電位が低
下し、ドレイン電位がＰウェル領域４２の電位に対して
ＰＮ接合の順方向電圧を越えると、Ｐ型ウェル領域４２
からドレイン領域４４に向かってＰＮ接合電流が流れ始
める。この電流が寄生バイポーラトランジスタ４８のベ
ース電流となり、このトランジスタ４８がオンして第６
図中に示すようなコレクタ電流１ｃｏｌが流れる。

■の場合、すなわち、ＧＮＤの端子１２に正極性のサー
ジ電圧が印加され、ＧＮＤ電位が上昇した場合には、ゲ
ート電極４５の電位が上昇する。そしてゲート電位がド
レイン領域４４の電位に対してＮチャネルＭｏＳトラン
ジスタの閾値電圧を越えるとトランジスタ１４がオンし
、第６図中に示すような向きでチャネル電流ｉ　ｃｈａ
が流れる。

また、ＧＮＤ電位が上昇してソース領域４３の電位が上
昇し、Ｐウェル領域４２の電位に対してＰＮ接合のブレ
ークダウン電圧を越えると、ソース領域４３からＰウェ
ル領域４２に向かってブレークダウン電流が流れ始める
。この電流が流れることによってＰウェルｆ！４域４２
の電位が上昇する。そして、Ｐウェルｆｒ４域の電位が
ドレイン領域４４の電位ＶＤＤに対しＰＮ接合の順方向
電圧を越えると、Ｐウェル領域４２からドレイン領域４
４にＰＮ接合電流が流れ始める。この電流は寄生ＮＰＮ
トランジスタ４８のベース電流となり、これによりこの
トランジスタ４８がオンし、第６図に示すような向きで
コレクタ電流１ｃｏｌが流れる。

さらに、ソース領域４３の電位が上昇して、ソース領域
４３とドレイン領域４域４４との間の電位差がパンチス
ルー電圧を越えると、ソース、トレイン間がショートし
て、両頭域４３．４４間には第６図に示すようなバント
スルー電流ｉ　ｐａｎが流れる。

上記■の場合、すなわち端子１１に正極性のサージ電圧
が印加され、ＶＤＤ電位が上昇した場合にはドレイン領
域４４の電位が上昇する。そしてトレイン電位がＰウェ
ル領域４２の電位に対してＰＮ接合のブレークダウン電
圧を越えると、ドレイン領域４４からＰウェル領域４２
にブレークダウン電流が流れ始める。この電流が流れる
ことにより、Ｐウェル領域４２の電位が上昇する。そし
てこのＰウェル領域４２の電位がソース領域４３の電位
ＧＮＤに対してＰＮ接合の順方向電圧を越えると、Ｐウ
ェル領域４２からソース領域４３にＰＮ接合電流が流れ
始める。この電流が奇生ＮＰＮトランジスタ４８のベー
ス電流になり、このトランジスタ４８がオンして、第７
図中に示すように上記第６図の場合とは逆向きのコレク
タ電流１ｃｏｌが流れる。

ざらに、ドレイン電位が上昇してソース領域４３とドレ
イン領域４４との間の電位差がパンチスルー電圧を越え
ると、ソース、ドレイン領域間がショートし、両領域間
には第７図中に示すような向きでパンチスルー電流ｉ　
ｐａｎが流れる。

■の場合、すなわらＧＮＤの端子１２に負極性のサージ
電圧が印加され、ＧＮＤ電位が降下した場合にはソース
領域４３の電位が降下する。そしてＰウェル領ｔｉｉ１
４２の電位に対してソース電位がＰＮ接合の順方向電圧
を越えると、Ｐウェル領域４２からソース領域４３に向
かってＰＮ接合の順方向電流が流れ始める。これが寄生
ＮＰＮトランジスタ４８のベース電流となり、この後、
トランジスタ４８がオンして第７図中に示すような向き
でコレクタ電流１ｃｏｌが流れる。

このように、この実施例回路の場合にも、端子１１もし
くは１２に正極性もしくは負極性のサージ電圧が印加さ
れたときには、ソース、ドレイン領域４３、４４間に上
記のような種々の電流ｉ　ａｈａ　。

ｉ　ｃｏｌ　、　　ｉ　ｐａｎが流れ、これらの電流に
よって端子１１．１２の一方に印加されたサージ電圧が
他方に吸収される。

第８図は上記実施例回路を半導体回路装置内で使用する
ＣＭＯＳインバータ回路と共に内蔵したときの素子構造
を示す断面図である。図において、５１及び５２はＰウ
ェル領１ｄ４２内に形成され、ＣＭＯＳインバータを構
成するＮチャネルＭＯＳトランジスタ側のソース、ドレ
イン領域、５３はこのトランジスタのゲート電極、５４
及び５５は上記Ｎ型基板４１内に形成され、ＣＭＯＳイ
ンバータを構成するＰチャネルＭＯＳトランジスタ側の
ソース、トレイン領域、５６はこのトランジスタのゲー
ト電極、５７はＮ型基板４１にＶｏｏ電位を供給するバ
イアス用のＮ＋領領域ある。

ここでＮ型基板４１内にＣＭＯＳインバータを形成する
ことにより、Ｎ＋型の領域５１をエミッタ、Ｐウェル領
域４２をベース、Ｎ型基板４１をコレクタとする奇生Ｎ
ＰＮトランジスタ５８と、Ｐ＋型の領域５４をエミッタ
、Ｎ型基板４１をベース、Ｐウェル領域４２をコレクタ
とする奇生ＰＮＰトランジスタ５９とで前記寄生サイリ
スタが寄生的に発生することになる。

端子１１．１２の一方にサージ電圧が印加されると保護
用のトランジスタ１４に図中の矢印で示すような電流が
流れることにより、サージ印加によって寄生サイリスタ
をオンさせるトリガ電流、すなわち寄生サイリスタを構
成するＰＮＰトランジスタ５９及びＮＰＮトランジスタ
５８における領域５４．５１を流れるエミッタ電流が増
加するのを防ぐ働きをする。この結果、寄生サイリスタ
のオン状態が阻止され、電源端子から混入したサージに
対する耐ラツチアツプ特性の向上が図られる。

第９図はこの発明の第３の実施例の構成を示す回路図で
ある。この実施例回路では上記第１の実施例回路のＰチ
ャネルＭＯ８トランジスタ１３と、第２の実施例回路の
ＮチャネルＭＯＳトランジスタ１４とを共に設けるよう
にしたものである。そして、この第９図回路をＰウェル
領域を使用した集積回路で実現するときの素子構造を第
１０図及び第１１図の断面図で示す。なお第１０図では
サージ入力が前記■、■の場合を、第１１図では前記■
、■の場合をそれぞれ示している。図において、２１は
Ｎ型基板、２２及び２３はこのＮ型基板２１内に形成さ
れＰ１型領域からなるＰチャネルＭＯＳトランジスタ１
３のソース、ドレイン領域、２４はゲート電極、２５は
基板２１にＶｏｏ電位を供給するために設けたＮ＋領領
域２６はソース、ドレイン領１ｉｉ！２２゜２３をコレ
クタ及びエミッタ、基板２１をベースとする寄生のＰＮ
Ｐトランジスタ、２７は基板２１自体が持つ抵抗成分に
よる奇生抵抗であり、さらに４２は基板２１内に形成さ
れたＰウェル領域、４３及び４４はこのＰウェル領域４
２内に形成されたＮ＋型領領域らなるＮチャネルＭＯＳ
トランジスタ１４のソース、ドレイン領域、４５はこの
トランジスタのゲート電極、４６はＰウェル領域４２を
ＧＮＤＩｉ位に設定するためのＰ＋領域、４８はＮ＋型
のソース、ドレイン領［４３，４４をコレクタ及びエミ
ッタ、Ｐウェル領域４２をベースとする寄生のＮＰＮト
ランジスタ、４９はＰウェル領１ｉｌｔ４２自体が持つ
抵抗成分による奇生抵抗である。

このような構成の回路において、サージが電源に吸収さ
れる能力は上記第１、第２の実施例回路に比べて、端子
１１．１２間の電流経路がＮチャネル側とＰチャネル側
との２箇所に増加したことにより充分高められる。この
ため、より短時間でサージを電源に吸収させることがで
き、耐ラツチアツプ特性の大幅な向上が図られる。

第９図の実施例回路において、端子Ｎ、１２にサージが
印加される際に上記トランジスタ１３．１４に生じる電
流をまとめて示したものが第１２図である。すなわち、
第１２図において、ＶＯＯ電位の端子に負極性のサージ
が印加された場合、ＰチャネルＭＯＳトランジスタ１３
にはチャネル電流、コレクタ電流及びパンチスルー電流
が生じる共にＮチャネルＭＯ８トランジスタ１４にはチ
ャネル電流とコレクタ電流が生じる。ＶＤＤ電位の端子
に正極性のサージが印加された場合、ＰチャネルＭＯＳ
トランジスタ１３にはコレクタ電流が生じると共にＮチ
ャネルＭＯＳトランジスタ１４にはコレクタ電流とパン
チスルー電流が生じる。またＧＮＤ電位の端子に正極性
のサージが印加された場合、ＰチャネルＭＯＳトランジ
スタ１３にはチャネル電流とコレクタ電流が生じると共
にＮチャネルＭＯＳトランジスタ１４にはチャネル電流
、コレクタ電流及びパンチスルー電流が生じる。ＧＮＤ
電位の端子に負極性のサージが印加された場合、Ｐチャ
ネルＭＯＳトランジスタ１３にはコレクタ電流とパンチ
スルー電流が生じ、ＮチャネルＭＯＳトランジスタ１４
にはコレクタ電流が生じる。

この第１２図から明らかなように、例えばＧＮＤの端子
１２に負極性のサージが印加された場合、Ｎチャネルト
ランジスタ１４のみが設けられた前記第５図に示す実施
例回路ではＮチャネルＭＯＳトランジスタ１４にコレク
タ電流のみが生じるだけである。ところが、この実施例
回路の場合にはＰチャネルＭＯＳトランジスタ１３にコ
レクタ電流とパンチスルー電流が生じ、Ｐチャネル側の
電流が加わるため、サージが素早く電源に吸収される。

従って、この実施例回路の場合には、ＮチャネルＭｏＳ
トランジスタ１４もしくはＰチャネルＭＯＳトランジス
タ１３のみを設けた場合に比較して耐ラツチアツプ特性
が大幅に向上する。

第１３図及び第１４図はそれぞれ、上記第９図に示され
るようにＰチャネルＭＯ８ｔ−ランジスタ１３とＮチャ
ネルＭＯＳトランジスタ１４の両方が設けられたこの発
明の０ＭＯ８−Ｉ　Ｃの外部電源接続端子に対し、高電
圧サージを印加してそのときにラッチアップ現象が発生
するか否かを試験するための試験回路の構成を示す回路
図である。第１３図はＶＤＤ電位に対してサージを印加
する試験回路であり、０ＭＯ８−ＩＣ６０の端子１１に
はＶｏｏ電位が、端子１２にはＧＮ［）電位がそれぞれ
供給される。この回路において、始めはスイッチ６１を
閉じることにより例えば２００ｐＦの各機を持つコンデ
ンサ６３へ電圧１ｔ）ｉｉ６２の電圧で充電する。次に
スイッチ６１を開き、さらにスイッチ６４を閉じること
により、コンデンサ６３の電荷を端子１１に印加放電す
ることによりサージが端子１１に加えられる。

この結果、ラッチアップ現象が発生すれば、その時の重
圧源６２の電圧をラッチアップ現象発生のサージ電圧と
みなすことができる。

第１４図はＧＮＤ電位に対してサージを印加する試験回
路であり、スイッチ６４を閉じることにより、コンデン
サ６３の充電電荷を端子１２に印加し、これにより端子
１２におけるラッチアップ発生電圧を測定することがで
きる。

このような試験回路により、電源端子１１．１２間にこ
の発明のような保護用のトランジスタが挿入されていな
い従来のＩＣの試験を行なったところ、第１３図の試験
回路ではコンデンサ６３の充電電圧が５０Ｖ（正極性サ
ージ）及び−５０ｖ（負極性サージ）以下で、第１４図
の試験回路では同じり５０■及び−５０Ｖ以下でそれぞ
れラッチアップが発生した。これに対し、この発明のＩ
Ｃの試験を行なったところ、第１３図の試験回路ではコ
ンデンサ６３の充電電圧が５ｏｏｖ及び−５００■まで
、第１４図の試験回路ではコンデンサ６３の充電電圧が
５ｏｏｖ及び−５００Ｖまでそれぞれラッチアップが発
生しなかった。この結果、この発明の回路では外部電源
接続端子に混入するサージ電圧に対する耐ラツチアツプ
特性が大幅に改善されていることがわかる。

なお、この発明は上記実施例に限定されるものではなく
、他の種々のＩＣに実施が可能であることはいうまでも
ない。例えば、上記各実施例はこの発明を２電源のＩＣ
に実施した場合のものであるが、０ＭＯ８−ＩＣにはこ
の他に３電源や４′７ｉｉ源あるいはそれ以上のものも
あり、これらのＩＣについても各一対の外部電源接続端
子間にＰチャネルもしくはＮチャネルＭＯＳトランジス
タのいずれか一方あるいは両方を挿入することによって
外部電源接続端子に混入するサージに対する耐ラツチア
ツプ特性の向上を図ることができる。

第１５図はこの発明の第４の実施例の構成を示す回路図
であり、この発明を高電位のＶｏ　ｏ　１位、低電位の
Ｖｓ　ｓ　１電位並びに準低電位のＶｓ　ｓ　２電位の
３電源を使用するＩＣに実施したものであり、高電位の
ＶＤＤ電位が印加される外部電源接続端子７１と準低電
位のＶｓ　ｓ　２電位が印加される外部電源接続端子１
２との間にはＰチャネルＭＯＳトランジスタ８１とＮチ
ャネルＭＯ８トランジスタ８２とが、外部電源接続端子
７１と低電位のｖ８８１電位が印加される外部電源接続
端子７３との間にはＰチャネルＭｏＳトランジスタ８３
とＮチャネルＭＯＳトランジスタ８４とが、端子７２と
７３との間にはＰチャネルＭＯ８ｔ−ランジスタ８５と
ＮチャネルＭＯ８ｌ〜ランジスタ８６とがそれぞれ挿入
されている。そして上記各トランジスタのゲート電極は
各端子間に通常値の電源電位が印加されているときには
オン状態にならないように所定の電源電位にバイアスさ
れている。なお、この実施例回路の場合に、各一対の端
子間にＰチャネルあるいはＮチャネルいずれか一方のト
ランジスタを設けるようにしてもよいが、サージによる
電流通路を増やすために両方設けることが好ましい。

第１６図はこの発明の第５の実施例の構成を示す回路図
であり、この発明を高電位のＶｏｏ１電位、準高電位の
Ｖｏｏ２電位、低電位のＶｓｓｌ電位並びに準低電位の
Ｖｓ　ｓ　２電位の４電源を使用するＩＣに実施したも
のであり、Ｖｏｏ１電位が印加される外部電源接続端子
９１とＶｏ　ｏ　２　ｉｆ位が印加される外部電源接続
端子９２との間にはＰチャネルＭＯ３）−ランジスタ　
１０１とＮチャネルＭＯＳトランジスタ　１０２とが、
上記外部電源接続端子９２とＶｓ　ｓ　２電位が印加さ
れる外部電源接続端子９３との間にはＰチャネルＭＯＳ
トランジスタ１０３とＮチャネルＭＯ８トランジスタ　
１０４とが、上記外部電源接続端子９３と低電位のＶｓ
ｓｌ電位が印加される外部電源接続端子９４との間には
ＰチャネルＭＯＳトランジスタ　１０５とＮチャネルＭ
ＯＳトランジスタ　１０６とが、端子９１と９３との間
にはＰチャネルＭＯＳトランジスタ　１０７とＮチャネ
ルＭｏＳトランジスタ　１０８とが、端子９１と９４と
の間にはＰチャネルＭｏＳトランジスタ　１０９とＮチ
ャネルＭＯＳトランジスタ　１１０とが、端子９２と９
４との間にはＰチャネルＭｏＳトランジスタ　１１１と
ＮチャネルＭＯＳトランジスタ　１１２とがそれぞれ挿
入されている。そしてこの場合にも各トランジスタのゲ
ート電極は各端子に通常値の電源電位が印加されている
ときにはオン状態にならないように所定の電源電位にバ
イアスされている。また、この実施例回路の場合にも、
各一対の端子間にＰチャネルあるいはＮチャネルいずれ
か一方のトランジスタを設けるようにしてもよいが、両
方設けることが効果的である。

第１７図は前記第５図の実施例回路におけるＭＯＳトラ
ンジスタ１４を実際に半導体集積回路装置（半導体チッ
プ）内に形成した場合の配置状態を示す平面図である。

図において、２００は半導体チップであり、この半導体
チップ２００の周囲には複数個の外部接続端子２０１と
低電位のＧＮＤ電位用の外部電源接続端子１２とが設け
られている。そして、上記トランジスタ１４は上記外部
電源接続端子１２と１個の外部接続端子２０１との間に
、端子１２と隣接するように配置形成されている。この
トランジスタ１４のソース領域とゲート電極及びバック
ゲートは共に上記ＧＮＤ省位相位用部電源接続端子１２
に接続されており、ドレイン領域は図示しない高電位の
外部電源接続端子から供給されるＶＤＤ電位が印加され
るようになっている。

このように前記ＭＯＳトランジスタ１４をＧＮＤ電位用
の外部電源接続端子１２に隣接して配置することにより
、外部からサージがこの外部Ｎ源接続端子１２に入力さ
れた場合に、トランジスタ１４は素早くオン状態となり
、サージを高電位のＶＤＤ電位に効果的に逃がすことが
できる。また、外部電源端子付近には、他の信号入出力
用外部端子付近に設けられている入出力用トランジスタ
が設けられてないため、端子の周囲に空きスペースが発
生し易く、特に外部電源端子と他の端子との間や、外Ｆ
Ａ電源端子の周囲にこのトランジスタ１４を配置するこ
とによってこのトランジスタを形成するための余分な面
積が不用となる。この結果、チップサイズの大型化を招
くことがなく、トランジスタ１４を設けることによるコ
ストの上昇はない。

第１８図は前記第５図の実施例回路におけるＭＯＳトラ
ンジスタ１４を実際に半導体チップ内に形成した場合の
他の配置状態を示す平面図である。

この場合には、前記ＭＯＳトランジスタ１４をＧＮＤ電
位用の外部′Ｒ源接続端子１２の下部に配置形成するよ
うにしたものである。通常、外部電源接続端子の面積は
１００００μｍ２程度であるため、この端子の下部には
同程度の面積のトランジスタを形成することができる。

この場合にも、トランジスタ１４のソース領域とゲート
電極及びバックゲートは共に端子１２に接続されており
、ドレイン領域にはＶＤＤ電位が印加されるようになっ
ている。

第１９図は上記第１８図に示す部分の断面構造を示す図
である。Ｎ型基板２１１上にはＰウェル領域２１２が形
成されており、さらにこのＰウェル領Ｉａ２１２の表面
には前記ＭＯＳトランジスタ１４のソース、ドレイン領
域となる一対のＮ＋型領領域２１３２１４が形成されて
いる。なお、２１５はＰウェル領［２１２の周囲に設け
られたＰ＋型のガードリング領域であり、２１６はＭＯ
Ｓトランジスタ１４のゲート電極、２１７はＧＮＤ用の
外部電源接続端子１２として使用される例えばＡλによ
る金属電極であり、この金属電極２１７は上記Ｎ＋型領
領域１３、ゲート７！１極２１６及びガードリング領域
２１５にそれぞれ接続されている。さらに、他方のＮ＋
型領領域２１４は例えばＡＲによる金属電極２１８が接
続されており、この金属電極２１８にはＶＤＤ電位が印
加されている。

この場合にも、外部からサージが外部電源接続端子１２
に入力された場合に、トランジスタ１４は素早くオン状
態となり、サージを高電位のＶｏｏ電位に効果的に逃が
すことができる。また、ＭＯＳトランジスタ１４を端子
１２の下部に配置形成しているため、このトランジスタ
１４を形成するための余分な面積は不用である。この結
果、チップサイズの大型化を招くことがなく、トランジ
スタ１４を設けることによるコストの上昇はない。

第２０図は前記第１図の実施例におけるＰチャネルのＭ
ＯＳトランジスタ１３を実際の半導体チップ内に形成す
る場合の他の配置状態を示す平面図である。この場合に
はＭＯＳトランジスタ１３を半導体チップ２００のコー
ナー部に配置形成するようにしたものである。なお、図
において、２０１はそれぞれ外部接続端子、２０２はＧ
ＮＤＩ位用の配線、２０３はＶｏｏ電位用の配線であり
、トランジスタ１３のソース領域とゲート電極及びバッ
クゲートは共に上記Ｖ。。電位用の配ＦＪ　２０３に接
続されており、ドレイン領域はＧＮＤ電位用の配線２０
２に接続されている。

一般に半導体チップではチップ周辺とチップ内部との４
５号の授受を行うため、チップのコーナー部では信号の
授受を行う配線が内側で密の状態に、外側で粗の状態に
なり易い。そこで、上記ＭＯＳトランジスタ１３をチッ
プのコーナー部に形成するということは、空き面積を有
効に利用するという観点から見て極めて有効であり、ひ
いては前記トランジスタを設けたことによるチップサイ
ズの大型化によるコスト上昇を招かない等の利点がある
。

すなわち、この場合にはトランジスタ１３に対して電源
用の配線を延長するだけで自由に耐ラツチアツプ特性が
高めることができる。なお、第２１図は上記第２０図に
おけるトランジスタ１３の配置状態をより詳細に示した
ものである。

第２２図は前記第９図の実施例におけるＰ″ｆｔ７ｆｔ
７ネルャネルの両方のＭＯＳトランジスタ１３、１４を
実際の半導体チップ内に形成する場合の配置状態を示す
平面図である。図において、２００は半導体チップであ
り、この半導体チップ２００の周囲には複数個の外部接
続端子２０１、高電位のＶＤＯ電位用の外部電源接続端
子１１及び低電位のＧＮＤ電位用の外部電源接続端子１
２が設けられている。この場合、ＰチャネルＭＯＳトラ
ンジスタ１３とＮチャネルＭＯＳトランジスタ１４とは
半導体チップ２００の四辺の互いに隣合った二辺にそれ
ぞれ端子２０１と隣接して配置し、それぞれのソース領
域、ゲート電極、バックゲート及びドレイン領域をＧＮ
Ｄｉｔ位用の配線２０２もしくは■。ｏ１位用の配線２
０３に接続するようにしたものである。

このように上記両トランジスタを半導体チップの異なる
二辺に配置形成することにより、両トランジスタ間の距
離を十分に離すことができる。このため、両トランジス
タ１３．１４を設けたことによって新たに形成される寄
生サイリス構造におけるＰＮＰ型及びＮＰＮ型バイポー
ラトランジスタの電流増幅率ｈｆｅを低下させることが
できる。従って、両トランジスタ自体が形成する寄生サ
イリス構造はオンしにくなり、本来の目的であるサージ
入力時におけるサージを両トランジスタが他の電源に逃
がす働きにより、耐ラツチアツプ特性が向上する。

第２３図は前記第９図の実施例におけるＰチャネル及び
Ｎチャネルの両方のＭｏＳトランジスタ１３、１４を実
際の半導体チップ内に形成する場合の他の配置状態を示
す平面図である。この場合にはＰチャネルＭＯＳトラン
ジスタ１３とＮチャネルＭＯＳトランジスタ１４とを半
導体チップ２００の対向する二辺にそれぞれ端子２０１
と隣接して配置形成したものである。このように両トラ
ンジスタ１３゜１４を半導体チップの対向する辺に配置
すれば、両トランジスタ間の距離をさらに十分に離すこ
とができる。

［発明の効果］以上説明したように、この発明によれば、電源端子から
混入する外部サージに対する耐ラツチアツプ特性の向上
を図ることができる半導体集積回路装置を提供すること
ができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示す回路図、
第２図及び第３図はそれぞれ上記第１の実施例回路の動
作を説明するための断面図、第４図は上記実施例回路を
ＣＭＯＳインバータ回路と共に示す断面図、第５図はこ
の発明の第２の実施例の構成を示す回路図、第６図及び
第７図はそれぞれ上記第２の実施例回路の動作を説明す
るための断面図、第８図は上記第２の実施例回路をＣＭ
ＯＳインバータ回路と共に示す断面図、第９図はこの発
明の第３の実施例の構成を示す回路図、第１０図及び第
１１図はそれぞれ上記第３の実施例回路の断面図、第１
２図は上記第３の実施例回路を説明するための図、第１
３図及び第１４図はそれぞれ上記第３の実施例回路の特
性試験を行なうために使用される試験回路の回路図、第
１５図はこの発明の第４の実施例の構成を示す回路図、
第１６図はこの発明の第５の実施例の構成を示す回路図
、第１７図は第５図の実施例回路におけるトランジスタ
の配置状態を示す平面図、第１８図は第５図の実施例回
路におけるトランジスタの他の配置状態を示す平面図、
第１９図は第１８図回路の断面図、第２０図は第１図の
実施例回路におけるトランジスタの配置状態を示す平面
図、第２１図は第２０図におけるトランジスタの配置状
態をより詳細に示した示す平面図、第２２図は第９図の
実施例回路におけるトランジスタの配置状態を示す平面
図、第２３図は第９図の実施例回路におけるトランジス
タの他の配置状態を示す平面図である。１１、１２・・・外部電源接続端子、１３．１４・・・
ＭＯＳトランジスタ、２１・・・Ｎ型基板、２２．２３
・・・ソース、ドレイン領域、２４・・・ゲート電極、
２６・・・寄生ＰＮＰトランジスタ、２７・・・寄生抵
抗、４１・・・Ｎ型基板、４２・・・Ｐウェル領域、４
３．４４・・・Ｎ＋型領領域らなるソース、ドレイン領
域、４５・・・ゲート電極、４８・・・奇生ＮＰＮトラ
ンジスタ、４９・・・寄生抵抗、７１．７２．７３゜９
１、９２．９３．９４・・・外部端子、８１．８３．８
５．　１０１゜１０３、　１０５．　１０７．　１０９
．　１１１・・・ＰチャネルＭＯＩ−ランジスタ、８２
．８４．８６．　１０２．　１０４゜１０６、　１０８
．　１１０．　１１２・・・ＮチャネルＭＯＳトランジ
スタ、２００・・・半導体チップ、２０１・・・外部接
続端子、２０２・・・ＧＮＤ電位用の配線、２０３・・
・Ｖｏ。電位用の配線。出願人代理人　弁理士　鈴江武彦第１図２］第２図ＧＮＤ　　　　　Ｖｏ。第３図第６図第　７　図ｂｕ第１３図５（Ｊ第１４図第１７図

Claims

【特許請求の範囲】

（１）第１の電源電位が印加される第１のノードと、第
２の電源電位が印加される第２のノードと、上記第１の
ノードにソース電極及びゲート電極が接続され、上記第
２のノードにドレイン電極が接続されたＭＯＳトランジ
スタとを具備したことを特徴とする半導体集積回路装置
。
（２）前記第１の電源電位が高電位、前記第２の電源電
位が低電位であり、前記ＭＯＳトランジスタがＰチャネ
ルのＭＯＳトランジスタである特許請求の範囲第１項に
記載の半導体集積回路装置。
（３）前記第１の電源電位が低電位、前記第２の電源電
位が高電位であり、前記ＭＯＳトランジスタがＮチャネ
ルのＭＯＳトランジスタである特許請求の範囲第１項に
記載の半導体集積回路装置。
（４）前記ＭＯＳトランジスタが外部電源接続端子に隣
接して配置形成されている特許請求の範囲第１項に記載
の半導体集積回路装置。
（５）前記ＭＯＳトランジスタが外部電源接続端子の下
部に配置形成されている特許請求の範囲第１１に記載の
半導体集積回路装置。
（６）前記ＭＯＳトランジスタがその半導体集積回路装
置のコーナー部に配置形成されている特許請求の範囲第
１項に記載の半導体集積回路装置。
（７）高電位の電源電位が印加される第１のノードと、
低電位の電源電位が印加される第２のノードと、上記第
１のノードにソース電極及びゲート電極が接続され、上
記第２のノードにドレイン電極が接続されたＰチャネル
のＭＯＳトランジスタと、上記第１のノードにドレイン
電極が接続され、上記第２のノードにソース電極及びゲ
ート電極が接続されたＮチャネルのＭＯＳトランジスタ
とを具備したことを特徴とする半導体集積回路装置。
（８）前記Ｐチャネル及びＮチャネルのＭＯＳトランジ
スタのそれぞれが異なる辺に配置形成されている特許請
求の範囲第７項に記載の半導体集積回路装置。
（９）前記Ｐチャネル及びＮチャネルのＭＯＳトランジ
スタのそれぞれが外部電源接続端子に隣接して配置形成
されている特許請求の範囲第７項に記載の半導体集積回
路装置。