JPH0449671A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関する。

〔従来の技術〕

ＭＯ８技術や微細加工半導体製造技術の進歩により、Ｌ
ＳＩなどの半導体デバイスの性能はますます向上してい
る。

しかし、これらのデバイスは静電気の過電圧に極めて弱
く、機能が破壊しやすい欠点があり、信頼性を確保する
ため、従来、この種の半導体装置として第３図の保護回
路がある。

図において、２２．２４は抵抗、２３．２５はＰＮ接合
ダイオード、２６．３０はＮチャンネルＭＯＳＦＥＴ、
２６はＰチャンネルＭＯＳＦＥＴ、２９は電源ＶＤＤ端
子、３１は電源ＶＳＳ端子、２１は入力端子、２７は内
部への出力である。

回路動作は、入力端子２１に入力された信号がＰチャン
ネルＭＯＳＦＥＴ２６とＮチャンネル間Ｏ３ＦＥＴ２８
で構成された反転回路で反転し、出力２７に出力される
。この回路に静電気による可電圧が入力端子２１とＶｇ
４端子３１間または入力端子２１と■ＤＤ端子２９に印
加されると、ＰＮ接合の順方向（Ｐ型電極が正、Ｎ型電
極が負の状態）のインピーダンスまたはＰＮ接合のブレ
ークダウン後の逆方向（Ｐ型電極が負、６型電極が正の
状ｎ）のインピーダンスと抵抗２２の分割回路で可電圧
が減衰され、ＰチャンネルＭＯＳＦＥＴ２６とＮチャン
ネルＭＯＳＦＥＴ２８のゲート耐圧以下におさえること
により、静電気からＬＳＩの内部回路破壊を防止してい
る。

〔発明が解決しようとする課題〕

上述した従来の半導体装置は、ＰＮ接合ダイオードを使
用しているので、ＰＮ接合のダイオードに逆方向となる
ような静電気の過電圧が印加されると、ＰＮ接合ダイオ
ードのブレークダウン後の逆方向インピーダンスが大き
く（数百Ω程度）、第３図の抵抗２２の抵抗値を大きく
して、分割回路の減衰率を上げて保護している。

そのため通常抵抗２２の値は１〜２にΩ程度となるので
スピードの要求される場合には、抵抗とＰＮ接合ダイオ
ードの接合容量でＣＲ時定数回路が構成されるので不向
であり、かつ、抵抗の種類を多結晶シリコン抵抗とした
場合は、電流による溶断を防ぐため面積を５０００μｔ
ｎ”程度にする必要があり、これは電流溶断を考慮しな
い抵抗を設計した場合の約１０倍であり、チップサイズ
が増大するという欠点があった。

〔課題を解決するための手段〕

本発明の半導体装置は、入力端子にドレイン電極を、ま
た第１の電源端にゲート電極及びソース電極を短絡して
それぞれ接続した第１のＮチャンネルＭＯＳＦＥＴと、
第２の電源端にドレイン電極を、また前記第１の電源端
にゲート電極及びソース電極を接続した第２のＮチャン
ネルＭＯＳＦＥＴとを有して構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の回路図である。

２．６．８はＮチャンネルＭＯＳＦＥＴ、４はＰチャン
ネルＭＯＳＦＥＴ、７は電源ＶＤＤ端子、９は電源Ｖｓ
５端子、３は抵抗、１は入力端子、５は内部への出力で
ある。

入力端子１に入力された信号がＰチャンネルＭＯＳＦＥ
Ｔ４とＮチャンネルＭＯＳＦＥＴ６で構成された反転回
路で反転し、出力５に出力される。

この回路に静電気による過電圧が入力端子１と電源ＶＳ
Ｓ端子９に印加された場合、入力端子１が正となる過電
圧に対しては、ＮチャンネルＭＯＳＦＥＴ２がブレーク
ダウンした後の負性抵抗（１００程度）によりエネルギ
ーを吸収し、ＮチャンネルＭＯＳＦＥＴ６とＰチャンネ
ルＭＯＳＦＥＴ４のゲートを保護している。

入力端子１が負となる過電圧に対しては、Ｎチャンネル
ＭＯＳＦＥＴ２のＰ型サブストレートとドレインのＰＮ
接合ダイオードのインピーダンスによりエネルギーを吸
収し、ＮチャンネルＭＯＳＦＥＴ６とＰチャンネルＭＯ
ＳＦＥＴ４のゲートを保護している。

又、入力端子１と電源ＶＤＤ端子７に過電圧が印加され
た場合、入力端子１が正となる過電圧に対しては、Ｎチ
ャンネルＭＯＳＦＥＴ２がブレークダウンした後の負性
抵抗とＮチャンネルＭＯＳＦＥＴ８のＰ型サブストレー
トとドレインのＰＮ接合ダイオードのインピーダンスに
よりエネルギーを吸収し、ＮチャンネルＭＯＳＦＥＴ６
とＰチャンネルＭＯＳＦＥＴ４のゲートを保護しており
、入力端子が負となる過電圧に対しては、Ｎチャンネル
ＭＯＳＦＥＴ２のＰ型サブストレートとドレインのＰＮ
接合ダイオードのインピーダンスとＮチャンネルＭＯＳ
ＦＥＴ８のブレークダウン後の負性抵抗により、エネル
ギーを吸収し、ＮチャンネルＭＯＳＦＥＴ６とＰチャン
ネルＭＯＳ　Ｆ　ＥＴ４のゲートを保護している。

このように本発明ではＮチャンネルＭＯＳＦＥＴのブレ
ークダウン後の負性抵抗とＰ型サブストレートとドレイ
ンのＰＮ接合の順方向インピーダンスにより、静電気に
よる過電圧から内部回路を保護できる。

第２図は本発明の第２の実施例の回路図である。

１２は高濃度Ｎ型拡散層をソース、ドレイン領域とし、
フィールド酸化膜をゲート酸化膜として用い、アルミ配
線領域をゲート電極とするＮチャンネルＭＯＳトランジ
スタ、１７．１９はＮチャンネ／ｌ、ＭＯＳＦＥＴ、１
５はＰチャンネルＭＯ９ＦＥＴ、１８は電源ＶＤＤ端子
、２０は電源Ｖｓｓ端子、１４は抵抗、１１は入力端子
、１６は内部への出力である。

回路動作は第１の実施例と同様である。この回路に静電
気による過電圧が入力端子１１と電源Ｖｓｓ端子２０に
印加された場合、入力端子１１が正となる過電圧に対し
ては、ＮチャンネルＭＯＳＦトランジスタ２の動作抵抗
（１００程度）によりエネルギーを吸収し、Ｎチャンネ
ルＭＯＳＦＥＴ１７とＰチャンネルＭＯＳＦＥＴＩ　５
のゲートを保護しており、入力端子１１が負となる過電
圧に対しては、ＮチャンネルＭＯ３）ランジスタ１２の
Ｐ型サブストレートとドレインのＰＮ接合ダイオードの
インピーダンスによりエネルギーを吸収し、Ｎチャンネ
ルＭＯＳＦＥＴ１７とＰチャンネルＭＯＳＦＥＴＩ５の
ゲートを保護している。

又、入力端子１１と電源ＶＤＤ端子１８に過電圧が印加
された場合は、入力端子１１が正となる過電圧に対して
は、ＮチャンネルＭＯＳＦ）ランジスタ１２の動作抵抗
とＮチャンネルＭＯＳＦＥＴ１９のＰ型サブストレート
とドレインのＰＮ接合ダイオードのインピーダンスによ
りエネルギーを吸収しており、入力端子１１が負となる
過電圧に対しては、ＮチャンネルＭＯＳＦＥＴ１９のＰ
型サブストレートとドレインのＰ−Ｎ型接合ダイオード
のインピーダンスとＮチャンネルＭＯ３）−ランジスタ
１２の動作抵抗によりエネルギーを吸収し、第１の実施
例Ｚと同様の保護能力を持っている。

〔発明の効果〕

以上説明したように本発明は、入力端子、電源ＶＳＳ端
子間、及び電源ＶＤＤ、　ＶＳ２間にそれぞれ、ゲート
電極とソース電極をショートしたＮチャンネルＭＯＳＦ
ＥＴを接続するか、または、入力端子、電源ｖｓｓ端子
間に高濃度Ｎ型拡散層をソース、ドレイン領域とし、フ
ィールド酸化膜をゲート酸化膜として用い、アルミ配線
領域をゲート電極とするＮチャンネルＭＯ８）ランジス
タのゲートとドレイン電極を接続した保護ダイオードを
入力端子、電源ＶＳＳ端子間に接続すると共に、電源Ｖ
　ＤＤ、　Ｖ　８８間にゲート電極とソース電極をショ
ートしたＮチャンネルＭＯＳＦＥＴを接続することによ
り、入力信号のスピードを低下することなく、しかもチ
ップサイズを大きくすることなく静電気に対して内部回
路を保護するという効果がある。

１．１１．２１・・・入力端子、２．６，８．１７．１
９，２８．３０・・・ＮチャンネルＭＯＳＦＥＴ、４，
１５．２６・・・ＰチャンネルＭＯＳＦＥＴ、３．１４
，２２．２４・・・抵抗、７．１８．２９・・・電源Ｖ
ＤＤ端子、９，２０．３１・・・電源Ｖｓｓ端子、５，
１６．２７・・・内部回路への出力、１２・・・Ｎチャ
ンネルＭＯ８Ｆトランジスタ、２３．２５・・・ＰＮ接
合ダイオード。

Claims (1)

1. 【特許請求の範囲】 １、入力端子にドレイン電極を、また第１の電源端にゲ
   ート電極とソース電極を短絡してそれぞれ接続した第１
   のＮチャンネルＭＯＳＦＥＴと、第２の電源端にドレイ
   ン電極を、また前記第１の電源端にゲート電極及びソー
   ス電極を短絡してそれぞれ接続した第２のＮチャンネル
   ＭＯＳＦＥＴとを有する半導体装置。 ２、前記第１のＮチャンネルＭＯＳＦＥＴを高濃度Ｎ型
   拡散層をドレイン及びソース領域とし、フィールド酸化
   膜をゲート酸化膜として用い、アルミ配線領域をゲート
   電極とするＮチャンネルＭＯＳトランジスタのゲートと
   ドレイン電極を接続した保護ダイオードとする請求項１
   記載の半導体装置。