JPH0410225B2 - - Google Patents
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- JPH0410225B2 JPH0410225B2 JP58119079A JP11907983A JPH0410225B2 JP H0410225 B2 JPH0410225 B2 JP H0410225B2 JP 58119079 A JP58119079 A JP 58119079A JP 11907983 A JP11907983 A JP 11907983A JP H0410225 B2 JPH0410225 B2 JP H0410225B2
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- operating voltage
- vss
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- 230000003068 static effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000005611 electricity Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はＣ−MOS回路の如く電源ライン間イ
ンピーダンスが高い回路で構成した集積回路に対
して、外部から侵入する静電荷を効率良く排除し
うる静電保護回路を有する半導体装置に関する。
ンピーダンスが高い回路で構成した集積回路に対
して、外部から侵入する静電荷を効率良く排除し
うる静電保護回路を有する半導体装置に関する。
(2) 技術の背景及び従来技術の問題点
Ｃ−MOS回路は電源ライン間インピーダンス
が高く、定常状態では電源電流は流れず、従つて
消費電力が小である。このような電源間インピー
ダンスが高い回路に静電荷が入つてくると内部で
電源線間に高電位差が発生し、内部に形成された
素子が破壊されることになる。
が高く、定常状態では電源電流は流れず、従つて
消費電力が小である。このような電源間インピー
ダンスが高い回路に静電荷が入つてくると内部で
電源線間に高電位差が発生し、内部に形成された
素子が破壊されることになる。
(3) 発明の目的
本発明は上記従来の問題点に鑑み、Ｃ−MOS
回路の如く電源ライン間インピーダンスが高い回
路に、外部から侵入する静電荷を効率良く排除す
ることができ、内部に形成された素子の破壊を防
止しうる静電保護回路を有する半導体装置を提供
することを目的とする。
回路の如く電源ライン間インピーダンスが高い回
路に、外部から侵入する静電荷を効率良く排除す
ることができ、内部に形成された素子の破壊を防
止しうる静電保護回路を有する半導体装置を提供
することを目的とする。
(4) 発明の構成
そしてこの目的は本発明によれば、半導体チツ
プ内に第１動作電圧（Vcc）を供給する電源パツ
ドと、一端が該電源パツドに接続される抵抗Ｒ１
と、前記第１動作電圧（Vcc）とは異なる第２動
作電圧（Vss）と、該抵抗の他端との間に接続さ
れる内部回路素子と、外部から該電源パツドへの
静電気印加によつてオンし、通常の動作電圧では
オンせず、かつ該内部回路素子の耐圧よりも低い
しきい値電圧を有し、かつ前記第２動作電圧
（Vss）と該抵抗Ｒ１の他端との間を、ソース・
ドレインが接続し、ゲートが該抵抗Ｒ１の他端に
接続される第１トランジスタＱ１と、外部から該
電源パツドへの静電気印加によつてオンし、通常
の動作電圧ではオンせず、かつ該内部回路素子の
耐圧よりも低いしきい値電圧を有し、かつ前記第
２動作電圧（Vss）と該抵抗Ｒ１の他端との間
を、ソース・ドレインが接続し、ゲートが該第２
動作電圧に接続される第２トランジスタＱ２とを
有する半導体装置を提供することによつて達成さ
れる。
プ内に第１動作電圧（Vcc）を供給する電源パツ
ドと、一端が該電源パツドに接続される抵抗Ｒ１
と、前記第１動作電圧（Vcc）とは異なる第２動
作電圧（Vss）と、該抵抗の他端との間に接続さ
れる内部回路素子と、外部から該電源パツドへの
静電気印加によつてオンし、通常の動作電圧では
オンせず、かつ該内部回路素子の耐圧よりも低い
しきい値電圧を有し、かつ前記第２動作電圧
（Vss）と該抵抗Ｒ１の他端との間を、ソース・
ドレインが接続し、ゲートが該抵抗Ｒ１の他端に
接続される第１トランジスタＱ１と、外部から該
電源パツドへの静電気印加によつてオンし、通常
の動作電圧ではオンせず、かつ該内部回路素子の
耐圧よりも低いしきい値電圧を有し、かつ前記第
２動作電圧（Vss）と該抵抗Ｒ１の他端との間
を、ソース・ドレインが接続し、ゲートが該第２
動作電圧に接続される第２トランジスタＱ２とを
有する半導体装置を提供することによつて達成さ
れる。
(5) 発明の実施例
第１図の回路は本発明の原理を示すもので、半
導体チツプ内への動作電圧を供給する電源バツド
Vcc、Vssの近くに、抵抗Ｒ１，Ｒ２および４個
のトランジスタＱ１……Ｑ４を配置する。Ｒ１，
Ｒ２は、静電荷の衝撃（インパクト）は緩和する
が、電源電流供給に支障のない程度に低い値のも
のとし、また多結晶シリコンの如く基板との間に
ｐ−ｎジヤンクシヨン（接合）を構成しない物質
で形成する。トランジスタＱ１……Ｑ４は外部か
ら侵入する静電荷を排除するために配置される。
導体チツプ内への動作電圧を供給する電源バツド
Vcc、Vssの近くに、抵抗Ｒ１，Ｒ２および４個
のトランジスタＱ１……Ｑ４を配置する。Ｒ１，
Ｒ２は、静電荷の衝撃（インパクト）は緩和する
が、電源電流供給に支障のない程度に低い値のも
のとし、また多結晶シリコンの如く基板との間に
ｐ−ｎジヤンクシヨン（接合）を構成しない物質
で形成する。トランジスタＱ１……Ｑ４は外部か
ら侵入する静電荷を排除するために配置される。
Ｑ１……Ｑ４はしきい値電圧の高い（例えば
10V〜20V）フイールドトランジスタとし、通常
の動作状態では導通しないが、静電荷の如く大な
る電位が侵入するとオンになり、静電荷を吸収し
バイパスさせるものとする。
10V〜20V）フイールドトランジスタとし、通常
の動作状態では導通しないが、静電荷の如く大な
る電位が侵入するとオンになり、静電荷を吸収し
バイパスさせるものとする。
更に、抵抗Ｒ１，Ｒ２は通常の動作状態におい
ては半導体チツプの特性に影響を与えないよう、
内部回路に求められる特性に応じて選定する。
ては半導体チツプの特性に影響を与えないよう、
内部回路に求められる特性に応じて選定する。
例えばVccから侵入する正の静電気はその衝撃
が先ずＲ１で緩和され、Ｑ１，Ｑ３を通じてVss
側へ逃され、Vcc−Vss間の電位差が押えられ、
内部素子間電位差を押えることが可能となり、そ
の結果静電ストレスに対する耐性を得ることがで
きる。
が先ずＲ１で緩和され、Ｑ１，Ｑ３を通じてVss
側へ逃され、Vcc−Vss間の電位差が押えられ、
内部素子間電位差を押えることが可能となり、そ
の結果静電ストレスに対する耐性を得ることがで
きる。
上記した回路は第２図に、そのａには回路図
で、ｂには半導体装置の平面図で、またｃには同
図ｂにおける線ABCに沿う断面図で示され、線
AB、線BCに対応する部分は同図ｃには、Ａ，
Ｂ，Ｃの符号を付して示す。なお第２図以下にお
いて既に図示した部分と同じ部分は同じ符号を付
して表示するとして、第２図において、１は半導
体基板、２はVccパツドを形成するアルミニウム
配線、３は絶縁膜、４はフイールド絶縁膜、５は
多結晶シリコン（ポリシリコン）層、６はコンタ
クトホール、７はソース・ドレイン用拡散領域、
８は内部回路へ延びるVccライン、９は内部回路
末端となるVssラインを示す。ポリシリコン層５
はＲ１を構成し、Ｑ１，Ｑ２は第２図ｄに示され
る如くに構成される。
で、ｂには半導体装置の平面図で、またｃには同
図ｂにおける線ABCに沿う断面図で示され、線
AB、線BCに対応する部分は同図ｃには、Ａ，
Ｂ，Ｃの符号を付して示す。なお第２図以下にお
いて既に図示した部分と同じ部分は同じ符号を付
して表示するとして、第２図において、１は半導
体基板、２はVccパツドを形成するアルミニウム
配線、３は絶縁膜、４はフイールド絶縁膜、５は
多結晶シリコン（ポリシリコン）層、６はコンタ
クトホール、７はソース・ドレイン用拡散領域、
８は内部回路へ延びるVccライン、９は内部回路
末端となるVssラインを示す。ポリシリコン層５
はＲ１を構成し、Ｑ１，Ｑ２は第２図ｄに示され
る如くに構成される。
第２図に示される構成において、Vccパツド
（アルミニウム配線）２をVssパツドへ、Ｒ１を
Ｒ２へ、Ｑ１をＱ４へ、Ｑ２をＱ３へ変更する
と、Vssパツド側パターンが構成できる。
（アルミニウム配線）２をVssパツドへ、Ｒ１を
Ｒ２へ、Ｑ１をＱ４へ、Ｑ２をＱ３へ変更する
と、Vssパツド側パターンが構成できる。
Ｒ１，Ｒ２の値としては、内部回路の消費電流
の変化量と内部回路の電源ノイズに対する耐性に
よつて異なるが、100ｍＡの消費電流の素子であ
れば、０〜1Ωが望ましく、一般的に、回路保護
のためには高い方が、また内部回路の安定動作の
ためには低い方が望ましい。
の変化量と内部回路の電源ノイズに対する耐性に
よつて異なるが、100ｍＡの消費電流の素子であ
れば、０〜1Ωが望ましく、一般的に、回路保護
のためには高い方が、また内部回路の安定動作の
ためには低い方が望ましい。
第１図の回路と内部回路の関係を第３図に示
す。図示のインバータ１１は集積回路を構成する
ものの一つで、Ｐチヤネルトランジスタ１２とＮ
チヤネルトランジスタ１３とが直列に配置され、
入力１４は両トランジスタに共通につながり、ま
た両トランジスタの間から出力１５が取り出され
る。
す。図示のインバータ１１は集積回路を構成する
ものの一つで、Ｐチヤネルトランジスタ１２とＮ
チヤネルトランジスタ１３とが直列に配置され、
入力１４は両トランジスタに共通につながり、ま
た両トランジスタの間から出力１５が取り出され
る。
かかるインバータにおいて、VccおよびVssの
電圧は通常の動作状態においてそれぞれ5V、0V
である。またVccとインバータ１１との間にはＲ
３を配置する。
電圧は通常の動作状態においてそれぞれ5V、0V
である。またVccとインバータ１１との間にはＲ
３を配置する。
本発明によると、静電荷の侵入に対し、Ｒ３が
静電荷による急激な衝撃を防止するだけでなく、
トランジスタ１６、トランジスタ１７を図示の如
くに配置し、これらトランジスタのしきい値電圧
を10V〜20Vに設定することによつてインバータ
が保護される。
静電荷による急激な衝撃を防止するだけでなく、
トランジスタ１６、トランジスタ１７を図示の如
くに配置し、これらトランジスタのしきい値電圧
を10V〜20Vに設定することによつてインバータ
が保護される。
Vccバツドに正の静電荷が入つた場合、第４図
を参照すると、トランジスタ１６に印加される電
圧＋VGが10V以上の時トランジスタがオンし、
電流は矢印の方向に流れてVssに吸収される。な
お、トランジスタ１６のしきい値VTHは約10Vと
する。
を参照すると、トランジスタ１６に印加される電
圧＋VGが10V以上の時トランジスタがオンし、
電流は矢印の方向に流れてVssに吸収される。な
お、トランジスタ１６のしきい値VTHは約10Vと
する。
以上説明したように、抵抗Ｒ１およびしきい値
の高いFETであるトランジスタ１６，１７を配
置し、抵抗Ｒ１は基板との間にＰ−ｎ接合を構成
しない例えば０〜1Ωの値のものとし、トランジ
スタのしきい値電圧は内部回路素子の耐圧より低
く前記の如く約10Vとした。
の高いFETであるトランジスタ１６，１７を配
置し、抵抗Ｒ１は基板との間にＰ−ｎ接合を構成
しない例えば０〜1Ωの値のものとし、トランジ
スタのしきい値電圧は内部回路素子の耐圧より低
く前記の如く約10Vとした。
Vss端子に正の静電荷が入つた場合、第５図を
参照すると、−Ｖが10V以上の時にしきい値電圧
が約10Vのトランジスタ１７がオンし、電流は矢
印の方向に流れてVccに吸収される。
参照すると、−Ｖが10V以上の時にしきい値電圧
が約10Vのトランジスタ１７がオンし、電流は矢
印の方向に流れてVccに吸収される。
(6) 発明の効果
以上詳細に説明した如く、半導体素子に侵入し
た正、負の静電荷は、抵抗、トランジスタをそれ
ぞれ配置することによつて有効に選択的に対処さ
れ、内部素子の破壊が防止されるので、静電スト
レスに対する耐性を向上するに効果大である。
た正、負の静電荷は、抵抗、トランジスタをそれ
ぞれ配置することによつて有効に選択的に対処さ
れ、内部素子の破壊が防止されるので、静電スト
レスに対する耐性を向上するに効果大である。
第１図は本発明の実施例を示す回路図、第２図
ａ〜ｄは第１図の回路を具体的に示す図、第３図
は第１図と内部回路との関係を示す回路図、第４
図と第５図は第３図の回路の一部の動作を示す図
である。 図中、１は半導体基板、２はVccパツド（アル
ミニウム配線）、３は絶縁膜、４はフイールド絶
縁膜、５はポリシリコン層、６はコンタクトホー
ル、７はソース・ドレイン拡散領域、８はVccラ
イン、９はVssライン、１１はインバータ、１
２，１７はトランジスタ、１３，１６はトランジ
スタ、１４は入力、１５は出力、Ｑ１…Ｑ４はト
ランジスタ、Ｒ１…Ｒ３は抵抗。
ａ〜ｄは第１図の回路を具体的に示す図、第３図
は第１図と内部回路との関係を示す回路図、第４
図と第５図は第３図の回路の一部の動作を示す図
である。 図中、１は半導体基板、２はVccパツド（アル
ミニウム配線）、３は絶縁膜、４はフイールド絶
縁膜、５はポリシリコン層、６はコンタクトホー
ル、７はソース・ドレイン拡散領域、８はVccラ
イン、９はVssライン、１１はインバータ、１
２，１７はトランジスタ、１３，１６はトランジ
スタ、１４は入力、１５は出力、Ｑ１…Ｑ４はト
ランジスタ、Ｒ１…Ｒ３は抵抗。
Claims (1)
- 【特許請求の範囲】 １ 半導体チツプ内に第１動作電圧（Vcc）を供
給する電源パツドと、 一端が該電源パツドに接続される抵抗Ｒ１と、 前記第１動作電圧（Vcc）とは異なる第２動作
電圧（Vss）と、該抵抗の他端との間に接続され
る内部回路素子と、 外部から該電源パツドへの静電気印加によつて
オンし、通常の動作電圧ではオンせず、かつ該内
部回路素子の耐圧よりも低いしきい値電圧を有
し、かつ前記第２動作電圧（Vss）と該抵抗Ｒ１
の他端との間を、ソース・ドレインが接続し、ゲ
ートが該抵抗Ｒ１の他端に接続される第１トラン
ジスタＱ１と、 外部から該電源パツドへの静電気印加によつて
オンし、通常の動作電圧ではオンせず、かつ該内
部回路素子の耐圧よりも低いしきい値電圧を有
し、かつ前記第２動作電圧（Vss）と該抵抗Ｒ１
の他端との間を、ソース・ドレインが接続し、ゲ
ートが該第２動作電圧に接続される第２トランジ
スタＱ２と を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119079A JPS6010767A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119079A JPS6010767A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010767A JPS6010767A (ja) | 1985-01-19 |
| JPH0410225B2 true JPH0410225B2 (ja) | 1992-02-24 |
Family
ID=14752353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119079A Granted JPS6010767A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010767A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257558A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | 半導体集積回路装置 |
| JPH0724310B2 (ja) * | 1987-01-23 | 1995-03-15 | 松下電子工業株式会社 | 半導体装置 |
| EP0276850A3 (en) * | 1987-01-28 | 1990-06-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with latch up preventing structure |
| JP2806532B2 (ja) * | 1988-09-28 | 1998-09-30 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| JP2953192B2 (ja) * | 1991-05-29 | 1999-09-27 | 日本電気株式会社 | 半導体集積回路 |
| KR930005184A (ko) * | 1991-08-21 | 1993-03-23 | 김광호 | 정전기 전압 방지용 반도체 장치 |
| JP3184148B2 (ja) | 1998-04-15 | 2001-07-09 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104278A (ja) * | 1975-03-12 | 1976-09-14 | Suwa Seikosha Kk | |
| JPS574151A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Mos integrated circuit device |
-
1983
- 1983-06-30 JP JP58119079A patent/JPS6010767A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104278A (ja) * | 1975-03-12 | 1976-09-14 | Suwa Seikosha Kk | |
| JPS574151A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Mos integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6010767A (ja) | 1985-01-19 |
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