KR920003676B1 - 반도체 장치 - Google Patents

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가부시기가이샤 히다찌세이사꾸쇼
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Abstract

내용 없음.

Description

반도체 장치
제 1a 도는 MIS 소자의 보호장치의 회로도.
제 1b 도는 종래의 보호장치의 단면도.
제 2 도는 본 발명자에 의하여 개량된 보호장치의 단면도.
제 3 도는 본 발명의 제1의 실시예의 단면도.
제 4 도는 MOS 트랜지스터의 브레이트다운 특성을 표시한 그래프.
제 5 도는 입력단자 전압과 내부단자 전압의 관례를 표시한 그래프.
제 6 도는 본 발명의 제2의 실시예의 단면도.
제 7 도는 본 발명의 제3의 실시예의 단면도.
제 8 도는 본 발명의 제4의 실시예의 단면도.
제 9 도는 본 발명의 제4의 실시예의 평면도.
제 10 도는 본 발명의 제5의 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
23, 26 : 드레인 24, 27 : 소오스
28, 31 : P형 확산층 32, 34 : 게이트
36, 50 : P형 웰 37 : 기판
43 : MOS 트랜지스터 45 : 내부 MOS 트랜지스터
50 : P형 웰
본 발명은 반도체 장치, 특히 절연 게이트형 전계효과 트랜지스터(이하 MOS 트랜지스터라 함)등의 MIS(Metal Insulator Semiconductor)형 소자의 보호장치에 관한 것이다. MIS 소자의 보호장치의 구성 및 동작을 제 1a, b 도에 따라서 설명한다.
제 1a 도에 있어서, (1)은 입력단자, (2)는 클램프 저항으로서 통상은 확산층 및 폴리실리콘층으로 형성된다. (3)은 그 게이트단자(4)를 접지전위, (5)를 드레인으로 한, 소위 표면 브레이크다운형의 MOS 트랜지스터이며, 드레인단자(5)는 보호용 MOS 트랜지스터(7)의 게이트 단자(6)에 접속된다. 이 MOS 트랜지스터와 같이 접속하여 드레인단자(5)에 인가하는 전압을 높혀 가면, 드레인과 게이트 사이에 전계가 집중하여 표면에서 브레이크다운이 발생한다. 더욱이, 드레인단자(5)의 전압을 높혀가면 일정한 관계로 전류까지 흐른다. 이 관계는 기판의 전기저항에 의하여 결정된다. (8), (9)는 각각 MOS 트랜지스터(7)의 드레인 및 소오스 단자이다. 통상 MOS 트랜지스터(3)의 브레이크다운 전압은 15V정도이다.
일반적으로 게이트 보호에 관한 기술은 미국특허 제3,555,374호 및 제3,999,212에 기술되어 있다.
제 1b 도는 제 1a 도 에 있어서, 보호장치부(101)의 단면구조를 표시한 것이다. 동일도면에 있어서, (10)은 P형 기판, (12)는 제 1 도에 있어서 입력단자(1)이며, (102)는 n+형 확산으로 형성된 클램프 저항(2)이다. MOS 트랜지스터(3)은 폴리실리콘으로 형성한 게이트(17), n+형 확산층(15), (16)으로 구성한 드레스인, 소오스로 구성되며, (17)과 (16)은 접지단자(18)에, (15)는 확산저항(102)의 출력단자(14)에 접속된 내부 MOS 소자의 게이트에 접속된다. (19)는 해당 MOS 트랜지스터(3)의 게이트 산화막으로, 그 형상, 막의 두께등은 내부 MOS 소자의 게이트 산화막과 동일하다. (11)은 소자사이에 분리용의 두꺼운 절연막이다.
여기서, 해당 게이트 산화막(19)가 500Å의 두께인 경우 그 절연파괴 전압이 25V, MOS 트랜지스터(3)의 브레이크다운 전압이 15V, 내부 MOS 트랜지스터(7)의 드레인단자(8)에 전원전압 5V가 인가되어, 해당 단자에 접지전위에 있을때에 대하여 해당 보호장치의 동작을 설명한다.
입력단자(1)에 정의 전압이 인가되어, 내부 MOS 소자의 입력단자(5)가 15V이상이 되면 MOS 트랜지스터(3)이 브레이크다운하여 접지단자에 전류가 흐른다. 이 브레이크다운 후의 저항을 100Ω, 저항(2)의 값을 2kΩ로 하였을때, 내부 MOS 소자의 게이트 절연막이 파괴되는 전압, 즉 25V까지 단자(5)가 상승하는데 필요한 입력단자 전압의 값을 구하면 약 220V로 된다.
한편, 입력단자(1)에 부의 전압이 인가될때, P형 기판(10)이 접지전위에 있으며, P형 기판(10)과 n+형 확산층(102)가 순방향의 다이오드 접속으로 되어, 약 -6.6V의 일정 전압이상은 게이트 산화막(19)에 인가 되지 않는다.
상술한 바와 같이, 종래 사용되어 온 보호장치는 내부 MOS 소자의 게이트 절연막 파괴를 방지하는 취지로 그 효과가 인정되어 왔으나, 실제로 IC, LSI의 1구성소자로 사용하여 보면, 여러개의 결점이 발견되었다. 제1의 결점은 다음과 같다. 즉, 클램프저항(2)의 값이 높으면, 클램프 저항(2)가 외부에서 입력된 높은 서지 전압등으로부터 MOS 소자의 게이트 절연막 파괴를 방지하므로, 그 효과는 현저하다.
그러나, 제 2 도에 도시한 바와 같이, 클램프 저항(2)는 내부 MOS 소자의 드레인 및 소오스를 형성하는 n+형 확산층과 동일한 층으로 형성되어, 내부 MOS 소자의 제특성을 저하시키지 않게 하기 위하여 그 저항도 될 수 있는 한 낮게 하고 있다. 따라서, 클램프 저항(2)의 저항값을 크게 할때에는 저항자체의 점유면적이 크게 된다.
제2의 결점은 다음과 같다. 즉, 입력단자(1)또는 제 2 도에 있어서 입력단자(20)에는 외부클릭 신호가 입력되어 통상의 IC, LSI에서는 TTL(Transistor Transistor Logic)레벨 즉, 저레벨은 0~0.8V이고, 고레벨은 2.2~5V인 신호가 입력된다.
그러나, 사용하는 시스템에서는 그 저레벨이 0V 이하 예를 들면 -3~-5V정도의 기판(10)의 전위(0V)보다 낮은 전압 스윙을 갖는 클러펄스가 입력될때가 있다(소위 언더슈트 (under shoot)를 수반하는 클럭신호). 이때, 일시적이지만, 내부 MOS 소자의 n+형 확산층으로 형성돈 소오스 또는 드레인을 컬렉터로 하고, P형 기판을 베이스 n+형 확산층으로 형성한 저항을 에미터로 하는 기생 비아폴라 소자가 동작한다. 이때, 예를 들면, 내부소자가 메모리 셀의 1구성소자이며, 드레인이 축적용량부를 구성하고 있으면, 축적되어 있는 정보가 파괴되게 된다.
이것은 일본국 실용신안 공개공보 소화57-188364호에 기재되어 있다.
제 2 도는 본원 발명자에 의한 하나의 개량예를 도시한 것이다.
제 2 도는 제 1a 도에 있어서 보호장치부(101)및 보호되는 내부회로 MOS 트랜지스터부(102)의 단면구조도를 도시한 것으로, CMOS 구조를 예로서 취하고 있다. 제 2 도에 있어서, (20)은 입력단자, (21)은 클램프 저항, (22)는 내부회로의 게이트(33), (34)에 신호를 전달하는 단자이다. 제 1a 도에 있어서, MOS 트랜지스터(3)은 제 2 도에 있어서, (32)를 게이트, (23)및 (24)를 각각 n+형 확산층으로 형성한 드레인 및 소오스를 하고, N형 기판(37)상에 마련된 P형 기판 웰(35)를 기판으로 구성하며, P형 확산층(28)은 게이트(32), 소오스(24)와 함께 접지전위에 고정되며, 드레인(23)은 단자(22)에 접속된다.
한편, 내부회로(102)는 P형 확산층(29)및 (30)을 소오스 드레인, (33)을 게이트로 한 P채널 MOS 트랜지스터(44), N형 확산층(26) 및 (27)을 드레인 및 소오스, (34)를 게이트로 한 N채널 MOS 트랜지스터(45)로 구성되며, P형 웰(36)은 P형 확산층(31)을 거쳐서, 소오스(27)과 함께 접지전위에, N형 기판(37)은 N형 확산층(25)를 거쳐 소오스(29)와 함께 전원(Vcc) 전위에 고정되고, 드레인(30), (26)을 접속하여 소위 CMOS 인버터회로를 구성하고 있다.
(38)은 해당 MOS 트랜지스터(43)의 게이트 절연막(예를 들면 산화막)으로서, 그 형상, 막의 두께 등은 내부 MOS 트랜지스터의 게이트 절연막(39), (40)과 동일하며, 또, P형 웰(35)도 농도, 깊이 등은 내부 MOS 트랜지스터(45)의 P형 웰(36)과 동일하다.
상기 게이트 산화막(38), (39), (40)이 500Å의 두께로, 내압이 25V, 드레인(23), 소오스(24) 및 게이트(32)로 구성되는 MOS 트랜지스터(43)의 브레이크다운 전압이 15V, 내부 MOS 트랜지스터(45)의 드레인 단자(41)에 전원전압 5V가 인가되어 소오스 단자(27)이 접지전위에 있을때, 상기 보호장치의 동작을 설명한다.
입력단자(20)에 정의 전압이 인가되고 내부 MOS 트랜지스터의 입력단자(22)가 15V이상으로 되면, MOS 트랜지스터(43)이 브레이크다운하여 접지단자로 전류가 흐른다. 이 브레이크다운 후, 저항을 100Ω, 저항(21)의 값을 2KΩ로 하였을때, 내부 MOS 트랜지스터의 게이트가 파괴되는 전압, 즉 25V까지 단자(22)가 상승하는데 필요한 입력단자 전압의 값을 구하면 약 220V로 된다.
한편, 입력단자(20)에 부의 전압이 인가되고, P형 웰(35)가 접지전위이면, (35)와 N+형 확산층(23)이 순방향의 다이오드 접속으로 되어, 약 -0.6V의 일정전압 이상은 트랜지스터(44), (45)의 게이트 산화막(39), (40)에 인가되지 않는다.
상술한 바와 같이, 제 2 도의 보호장치는 내부 MOS 트랜지스터의 게이트 절연막 파괴를 방지하는 의미로 그 효과가 인정되지만, 실제로 IC, LSI의 하나의 소자로 사용하면 여러가지 결점이 발견되었다.
제1결점은 다음과 같다. 즉, 크기에 따라서 MOS 트랜지스터의 치수를 작게 할 때, 트랜지스터의 특성을 충분히 얻기 위하여 게이트 산화막의 두게를 얇게 해야 한다. 그러나 이에 따라서 내부 MOS 트랜지스터의 게이트가 파괴되는 전압도 낮아야 한다. 게이트 산화막의 두께를 얇게 하면 MOS 트랜지스터(43)의 표면 브레이크다운 전압도 작게 되는 경향이 있어 게이트 파괴내압을 향상시킬 수 있다. 그러나, 종래에 비하여 입력단자에는 본 게이트 산화막의 파괴전압의 값이 작게 되는 것은 명백하다.
제2의 결점은 다음과 같다. 즉, 최근 MOS 트랜지스터를 사용한 IC 및 LSI에 있어서 고속의 동작성능이 요구되게 되어, 내부회로의 고속성이 요구되고 있다. 그중에서, 입력단자(20)과 트랜지스터(43)사이에 접속되는 클램프저항(21)과 배선(22)에 기생하는 용량으로 되는 RC회로의 지연시간이 큰 문제로 되었다. 입력단자에서 본 게이트 파괴전압의 값을 크게 하고자 하면, 클램프 저항(21)의 저항값을 크게 하지 않을 수가 없고, 그 때문에 지연시간도 커져서 회로의 고속성이 저하되는 것이다.
본 발명의 목적은 상술한 구조에 있어서 문제점을 해결한 MIS형 소자의 보호장치를 제공하는데 있다.
본 발명의 다른 목적은 소자의 미세화에 따른 게이트 파괴내압의 저감을 방지하는데 있다.
본 발명의 또 다른 목적은 RC의 지연시간을 크게 하지 아니하고, 게이트 파괴내압을 증대하는데 있다.
본 발명의 기본개념은 다음과 같다. 즉, 보호장치를 구성하는 표면브레이크다운형의 MOS 트랜지스터(제 2 도에서 MOS 트랜지스터(43))에 주목하여, 그 브레이크다운 전압을 작게하고, 또 브레이크다운후의 저항을 적게하는 것에 의하여, 입력단자에서 본 게이트 파괴전압의 값을 향상시키는 것이다.
상술한 본 발명의 목적은 표면브레이크다운 형의 MOS 트랜지스터를 마련하는 영역의 농도를 증가시키던가, 깊이를 얇게 마련하는 것에 의하여 달성할 수 가 있다.
다음에, 본 발명을 실시예를 참고로 하여 자세히 설명한다. 또 본 발명의 목적에 비추어, 실시예에서는, 표면브레이크다운형 트랜지스터에 관한 반도체 장치를 설명한다.
[실시예 1]
제 3 도는 본 발명에 의한 반도체 장치의 제1의 실시예의 단면구조를 도시한 것이다. 도면에 있어서, (50)은 P형 웰, (51)은 저항을 거치는 신호전달단자(내부단자)이며, 제 2 도의 부호와 동일부분은 동일부분을 표시하며, P채널 MOS 트랜지스터(44)는 도면에서 생략되어 있고, 제 2 도에 도시한 바와 같이, N형 기판(37)내에 마련되어 있다.
이 실시예의 특징은 제 2 도의 MOS 트랜지스터(43)을 제 3 도의 P형 웰(50)내에 형성하는 것이다. P형웰(50)은 제 2 도 또는 제 3 도의 P형 웰(35), (36)과는 상이하며, 상기 웰의 불순물 농도가 5~10배 정도 높고, 층의 저항도 적다. 예를 들어, 기판(37)의 분순물 농도를 1015/cm정도로 하였을때, 영역(36)의 불순물 농도를 1015~1016/cm3로 하고 영역(50)의 불순물 농도를 1017/cm3이상으로 한다.
제 4 도는 P형 웰(35) 및 (36)과 P형 웰(50)내에 형성된 2개의 MOS 트랜지스터(43)(제 2 도, 제 3 도)의 브레이크다운 특성을 표시한 것으로, 동일도면에서 4A는 종래의 P형 웰(35) 및 (36)내에 형성된 MOS 트랜지스터(43)(제 2 도)의 브레이크다운 특성을 나타내는 선, 4B는 본 발명인 P형 웰(50)내에 형성된 MOS 트랜지스터(43)의 특성을 나타내는 선이다.
도면에서 명백한 바와 같이, 본 발명에 의한 MOS 트랜지스터의 브레이크다운 전압은 종래에 비하여 5V이상의 저하를 나타내며, 또 전류특성의 상승특성에서 내부저항의 값이 대단히 적다.
제 4 도를 변경하여 몇 V의 입력전압까지 견디어 내는 가를 표시하는 것이 제 5 도이다. 제 5 도는 입력단자 전압과 보호회로(제 2 도에 도시한 클램프 저항을 부가한)를 거친 내부단자(제 3 도에 있어서(51))의 전압의 관계를 표시한 것이다. (51)은 전압은 MOS 트랜지스터(43)이 브레이크다운하기 전가지 입력단자 전압에 정비례하지만, 그후 에는 입력 클램프 저항과 브레이크다운의 내부 저항과의 저항분할비로 상승한다.
종래 기술에서는 브레이크다운 전압의 값(5A 점)도 높고 브레이크다운 후의 내부저항값도 높기 때문에, 입력단자 전압에 대한 기울기도 크게된다 (5a). 한편, 본 발명에 의한 반도체 장치에서는 브레이크다운 전압의 값도 작고(5B) 내부저항도 작기(5b)때문에, 내부회로의 게이트 산화막이 파괴는 전압 VB에 도달하는 입력단자 전압의 값은 종래 기술에 비하여 비약적으로 향상한다.
즉, 상술한 바와 같이, 본 발명의 효과는 내부회로의 게이트 산화막이 파괴되는 전압 VB에 도달하는 입력단자 전압의 값이 크고 종래 기술에 비하여 충분한 마진이 있으므로, 입력 클램프 저항의 값은 더욱 작게 할 수 있는 것이다. 이것 IC, LSI의 고속화에 대하여 큰 이점이 있는 것은 말할 필요도 없다.
[실시예 2]
제 6 도는 본 발명에 의한 반도체 장치의 제 2 의 실시예의 단면구조를 도시한 것이다. 동일도면에 있어서, MOS 트랜지스터(43)은 내부 MOS 트랜지스터(45)를 형성하는 P형 웰(36)보다도 불순물 농도가 5~10배정도 높고, 깊이가 얕은 P형 웰(60)내에 형성되어 있다. 예를들어, 웰(36)을 3㎛이상, 웰(60)을 3㎛이하로 하는 본 발명에서는 제 3 도의 제 1 의 실시예와 마찬가지의 효과를 얻을수 있지만, 또 다음의 효과가 있다.
즉, P형 웰(60)의 깊이가 얕기 때문에 N형 기판(37)이 접지전위에 있을때, 내부단자(51) 즉 n+ 확산층(23)의 단자전압이 소정의 전압에 도달하면 N+확산층(23)밑에 P형 웰 영역이 완전히 공핍화하여, 소위 펀치스루(punch through)가 생긴다. 이와 같이 되면, N+확산층(23)에 축적된 전하는 기판(37)로 흘러서,(51)의 전압상승을 억제하며, 입력단자에서 본 게이트 산화막 파괴전압의 값을 향상시킨다.
또 본 발명에 있어서, N형 기판(37)의 저항이 낮을 수록, 보호기능이 증대하는 것은 명백한 것이며, 기판(37)로서는 N-/N+에피택셜기판을 사용하면 좋다. 이때, MOS 트랜지스터를 형성하는 N+층의 두께는 얇은 측이 보다 효과적이며, 또, N+층도 기판의 뒷면에 금속을 거쳐 소정의 전위에 고정하는 것이 좋다.
또 본 실시예에서는 P형 웰(60)의 농도를 증가시키고 깊이를 얕게 하였지만, 농도가 같아도 깊이를 얇게 하는 것만으로도 본 발명의 효과를 발휘할 수 있는 것을 말할 필요도 없다.
[실시예 3]
제 7 도는 본 발명에 의한 반도체 장치의 제3의 실시예의 단면구조를 도시한 것이다. 상술한 제1, 제2의 실시예에 비해, 보다 발전한점은 P형 웰(60)을 접지 전위에 고정하기위한 P형 불순물층(70)이 MOS 트랜지스터(43)을 구성하는 층, 예를들어 드레인(23) 및 소오스(24)에서 충분한 거리를 두고 마련된 것이다. 즉, (70)을 (24)에서 떼어놓는다. 구체적으로는 드레인(23) 및 소오스(24)의 깊이의 거리이상 떼어 놓는 것이 좋다.
본 발명에 의하면, MOS 트랜지스터(43)이 브레이크다운 하였을때, 홀(hole)이 P형 웰(60)에 주입되어서 부분적으로(60)의 전위를 상승시켜 N형 불순물(23)을 컬렉터, (60)을 베이스, N형 불순물층(24)를 에미터로 하는 NPN형 바이폴라 트렌지스터가 동작하도록 된다. 이 결과 트랜지스터의 표면보다 밑의 벌크(bulk) 내부를 통해(51)에서 대전류를 접지단자(701)로 흐르게 할수 있어 보호 기능을 보다 한층 높일 수가 있다.
[실시예 4]
제 8 도는 본 발명에 의한 반도체 장치의 제4의 실시예의 단면구조를 도시한 것이다. 제 7 도에 도시한 제3의 실시예에 부가하여, 본 발명에서는 내부회로(80)을 구성하는 P형 웰(36)과 같은 P형 웰을 마련하고 있다. 내부 게이트의 파괴를 방지한다는 보호기능의 점에서 상술한 제 3의 실시예 마찬가지의 효과를 얻을 수 있지만, 본 발명에서는 특히, 통상 동작시에 생기는 CMOS 구조의 특유한 래치업현상(사이리스터현상)에 대해서 강한 내성을 나타낸다.
지금, 보호기능을 갖는 MOS 트랜지스터의 근방에서 전원단자에 접속된 P형, N형 확산층이 있을 때는 생각하면, P웰(60)의 깊이가 얕기 때문에 세로형 NPN 바이폴라 트랜지스터의 전류증폭률이 크고, 전류단자(41)에 접속된 P형 또는 N형 불순물층에서 주입된 잡음전류, 또는 (51)의 단자에서 P웰(60)에 주입된 잡음전류에 의하여 용이하게 래치업이 생긴다.
본 실시예에서는 깊은 P형 웰(80)으로 상기 장치(43)의 주위를 둘러싸고 있기 때문에, 주입된 잡음전류는 웰(80)에 모이게 되어, 래치업이 일어나기가 힘들게 된다.
제 9 도는 본 발명에 의한 제3의 실시예의 반도체 장치의 패턴배치를 도시한 것이다. 동일도면에 있어서, (107)은 입력단자로서 제 7 도의 (51)에 해당하는 알루미늄 배선층, (106)은 접지단자로서 알루미늄배선층, (102) 및 (103)은 N형 확산층 형성영역으로서 각각 소오스 및 드레인으로 된다. (101)은 MOS 트랜지스터의 게이트로 되는 영역으로서 폴리실리콘층 또는 실리사이드층, 금속층 또는 이들의 복합층으로 형성된다. (104)는 P형 확산층 형성영역으로서 (110)의 P형 웰 영역을 접지전위에 고정한다. (105)는 확산층 또는 게이트를 접속하는 스루홀 부분이다. 게이트층은 다수의 사각형으로 제한된 영역에 대전류를 흐르게 하기 위한 것이다(채널폭을 길게 하므로 전류를 많이 흐르게 할수있다).
스루홀 부분도(103), (102)의 영역내에 될 수 있는한 많이 마련하여, 확산층의 저항이 최소로 되도록 고려되어야 한다. 또, 제 8 도에 도시한 P형 웰(80)을 사용할때, (110)의 외측에 소정의 층을 마련하여 (104)의 P형 확산층 영역을 확대하던가 또는 별도로 마련하여 접지전위로 하면 좋다.
[실시예 5]
제 10 도는 본 발명에 의한 반도체 장치의 제 5의 실시예의 단면구조를 도시한 것이다.제 7 도에 도시한 제3의 실시예에 부가하여, 본 발명에서는 깊은 분리영역(203)으로 보호회로 부분을 둘러싼 구조로 되어 있다. 여기서 (201)은 N 형 반도체층, (202)는 (201)보다 저항이 낮은 N+형 반도체 층이다.
본 발명에 의하면, 제 8 도에서 설명한 CMOS 구조에 특유한 래치업 현상을 완전히 방지할 수가 있고, 모든 외부 잡음에 대하여 강한 보호회로가 얻어진다. (203)으로서는 N+형 또는 P형 확산층, SiO2등의 절연물층, 폴리실리콘층등이 사용된다.
상술한 바와 같이, 본 발명의 반도체 장치에 의하면 종래 기술의 문제점을 극복한 보호장치를 제공할 수가 있다. 또, 본 발명의 실시예에서 입력 클램프 저항에 대하여서는 특별히 언급하지 않았으나, 본 반도체 장치에 입력 클램프 저항을 병용하는 것에 의하여, 더욱 더 보호효과를 높일 수 있다는 것은 명백하다. 이때에 저항대효는 내부회로의 트랜지스터의 게이트에 사용하는 재료와 동일하고 동시에 형성된 것이라 도 좋고,또 별도로 부착한 재료라도 좋다.
상술한 본 발명의 설명에 있어서 사용한 불순물과 반도체 기판의 형태가 역이더라도, 본 발명의 효과를 발휘할 수 있는 것은 말할 필요도 없다.

Claims (7)

  1. 제1도전형의 반도체 기판, 상기 반도체 기판의 제1의 소정의 부분에 형성된 제 2 도 전형의 제1의 불순물 영역 , 상기 제1의 불순물 영역내부에 형성된 제1의 절연 게이트 전계효과 트랜지스터, 상기 반도체 기판의 제2의 소정의 부분에 형성된 제2의 절연게이트 전계효과 트랜지스터, 상기 제1의 불순물 영역의 농도보다 높은 농도를 가지며 상기 반도체 기판의 제3의 소정의 부분에 형성된 제 2 도전형의 제2의 불순물영역, 제 1 도전형의 제3의 불순물 영역으로 구성된 소오스와 드레인을 가지며 상기 제2의 불순물 영역내부에 마련된 제3의 절연게이트 전계효과 트랜지스터와 상기 제2의 불순물 영역내부 마련되고, 상기 제3의 절연게이트 전계효과 트래지스터의 소오스와 게이트에 전기적으로 접속되며, 접지전위에 고정된 제2도전형의 제4의 불순물 영역을 포함하며, 접속되어있는 상기 적어도 하나의 트랜지스터의 게이트의 파괴를 방지하기 위해 보호트랜지스터로서 마련되도록 상기 제3의 절연게이트 전계효과 트랜지스터의 드레인이 상기 제1 및 제2의 절연게이트 전계효과 트랜지스터의 적어도 하나의 게이트에 접속되는 반도체 장치.
  2. 특허청구의 범위 제 1 항에 있어서, 상기 드레인은 저항을 거쳐서 상기 기판의 외부에 접속된 단자에 접속되는 반도체 장치.
  3. 특허청구의 범위 제 1 항에 있어서, 상기 제2의 불순물 영역의 깊이가 상기 제1의 불순물 영역의 깊이보다 작은 반도체 장치.
  4. 특허청구의 범위 제 1 항에 있어서, 상기 제3의 절연게이트 전계효과 트랜지스터의 소오스 및 드레인과 상기 제2의 불순물 영역에서 바이폴라 트랜지스터를 형성하도록 상기 제4의 불순물 영역이 상기 제3의 절연게이트 전계효과 트랜지스터의 제3의 불순물 영역으로부터 떨어져 있는 반도체 장치.
  5. 특허청구의 범위 제 1 항에 있어서, 상기 제1의 불순물 영역과 동일한 도전형, 농도 및 깊이를 갖는 제5의 불순물 영역이 상기 제2의 불순물 영역의 소정의 부분에 형성되는 반도체 장치.
  6. 특허청구의 범위 제1항에 있어서, 제2도전형의 분리 불순물 영역이 상기 제2의 불순물 영역을 둘러싸도록 마련된 반도체 장치.
  7. 특허청구의 범위 제 1 항에 있어서, 제2도전형의 분리 불순물 영역이 상기 제2의 불순물 영역을 둘러싸도록 마련된 반도체 장치.
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