JPH0537260A - カレント・ミラー回路 - Google Patents
カレント・ミラー回路Info
- Publication number
- JPH0537260A JPH0537260A JP3192076A JP19207691A JPH0537260A JP H0537260 A JPH0537260 A JP H0537260A JP 3192076 A JP3192076 A JP 3192076A JP 19207691 A JP19207691 A JP 19207691A JP H0537260 A JPH0537260 A JP H0537260A
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- JP
- Japan
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- transistor
- base
- collector
- emitter
- current
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 高精度なカレント・ミラー回路を得ること。
【構成】 ベースが共通なトランジスタ２，６と、トラ
ンジスタ６のコレクタにエミッタを接続したトランジス
タ８と、コレクタを電源１に、ベースをトランジスタ２
のコレクタにエミッタをトランジスタ８のベースに各々
接続したトランジスタ７と、トランジスタ７のエミッタ
と基準電位間に設けた定電流源９とを具える。
ンジスタ６のコレクタにエミッタを接続したトランジス
タ８と、コレクタを電源１に、ベースをトランジスタ２
のコレクタにエミッタをトランジスタ８のベースに各々
接続したトランジスタ７と、トランジスタ７のエミッタ
と基準電位間に設けた定電流源９とを具える。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路等に用いられ
るカレント・ミラー回路に関する。
るカレント・ミラー回路に関する。
【０００２】
【従来の技術】従来のカレント・ミラー回路は、図３〜
図４に示すように構成されている。
図４に示すように構成されている。
【０００３】
【発明が解決しようとする課題】図３はベース・コレク
タ間を短絡したトラジスタ２のコレクタ側へ定電流源４
からの電流を印加し、そのコレクタ・ベース端子を他の
トランジスタ６のベース端子へ接続するという回路構成
である（１は電源（線）である）。トランジスタ６のコ
レクタ電流Ｉout は、トランジスタ２のコレクタ電流Ｉ
inを用いて、一般に電流増幅率ｈFE，コレクタ・ベース
間電圧ＶCB，アーリー電圧ＶA として、
タ間を短絡したトラジスタ２のコレクタ側へ定電流源４
からの電流を印加し、そのコレクタ・ベース端子を他の
トランジスタ６のベース端子へ接続するという回路構成
である（１は電源（線）である）。トランジスタ６のコ
レクタ電流Ｉout は、トランジスタ２のコレクタ電流Ｉ
inを用いて、一般に電流増幅率ｈFE，コレクタ・ベース
間電圧ＶCB，アーリー電圧ＶA として、
【０００４】
【数１】
【０００５】あるいは、アーリー効果を考慮した
【０００６】
【数２】
【０００７】によって表わされるが、式（１）より明ら
かなように、Ｉout はｈFEの大きさに依存しており、例
えばｈFE＝３０では、Ｉout ＝０．９３７５Ｉinとな
り、６％以上の誤差を生ずる。また、式（２）よりｈFE
＝∞としても、例えばＶA ＝１５Ｖ，ＶCB＝２ＶではＩ
out ＝０．８８Ｉinとなり、実に１０％以上の誤差を生
ずるという問題点がある。
かなように、Ｉout はｈFEの大きさに依存しており、例
えばｈFE＝３０では、Ｉout ＝０．９３７５Ｉinとな
り、６％以上の誤差を生ずる。また、式（２）よりｈFE
＝∞としても、例えばＶA ＝１５Ｖ，ＶCB＝２ＶではＩ
out ＝０．８８Ｉinとなり、実に１０％以上の誤差を生
ずるという問題点がある。
【０００８】図４は、上述の２つの問題点のうち、ｈFE
依存を軽減せしめるカレント・ミラー回路であり、トラ
ンジスタ２は、コレクタ・ベース間を短絡する代りにコ
レクタを基準電位に接続したトランジスタ３のエミッタ
をベースに、同トランジスタ３のベースをコレクタに接
続したものであり、他は図３と同じである。一般にトラ
ンジスタ６のコレクタ電流Ｉout は、
依存を軽減せしめるカレント・ミラー回路であり、トラ
ンジスタ２は、コレクタ・ベース間を短絡する代りにコ
レクタを基準電位に接続したトランジスタ３のエミッタ
をベースに、同トランジスタ３のベースをコレクタに接
続したものであり、他は図３と同じである。一般にトラ
ンジスタ６のコレクタ電流Ｉout は、
【０００９】
【数３】
【００１０】で与えられ、例えば図３の回路と同様にｈ
FE＝３０の時ではＩout ＝０．９９８Ｉinとなり、ミラ
ー係数はほとんど１００％に近い値となる。ただし、ア
ーリー効果によるコレクタ・ベース間電圧依存性は残さ
れており、図３の回路と同様、大きな誤差を生ずるとい
う問題点がある。
FE＝３０の時ではＩout ＝０．９９８Ｉinとなり、ミラ
ー係数はほとんど１００％に近い値となる。ただし、ア
ーリー効果によるコレクタ・ベース間電圧依存性は残さ
れており、図３の回路と同様、大きな誤差を生ずるとい
う問題点がある。
【００１１】本発明の目的は上記問題点である、ベース
電流による誤差と、アーリー効果による誤差を同時に低
減せしめるカレント・ミラー回路を提供することにあ
る。
電流による誤差と、アーリー効果による誤差を同時に低
減せしめるカレント・ミラー回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
本発明は、エミッタが電源に接続され、ベースが共通な
第１の導伝形の第１および第２のトランジスタと、コレ
クタが基準電位に接続され、エミッタが前記第１および
第２のトランジスタのベースに接続され、ベースが前記
第１のトランジスタのコレクタに接続された第１の導伝
形の第３のトランジスタと、エミッタが前記第２のトラ
ンジスタのコレクタに接続された第１の導伝形の第４の
トランジスタと、前記第１のトランジスタのコレクタに
流れる電流に応じて変化する出力電流によって前記第４
のトランジスタのベースを制御する制御手段とを具えた
ことを特徴とする。
本発明は、エミッタが電源に接続され、ベースが共通な
第１の導伝形の第１および第２のトランジスタと、コレ
クタが基準電位に接続され、エミッタが前記第１および
第２のトランジスタのベースに接続され、ベースが前記
第１のトランジスタのコレクタに接続された第１の導伝
形の第３のトランジスタと、エミッタが前記第２のトラ
ンジスタのコレクタに接続された第１の導伝形の第４の
トランジスタと、前記第１のトランジスタのコレクタに
流れる電流に応じて変化する出力電流によって前記第４
のトランジスタのベースを制御する制御手段とを具えた
ことを特徴とする。
【００１３】
【作用】本発明によれば、ベース電流による誤差と、ア
ーリー効果による誤差が低減される。
ーリー効果による誤差が低減される。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１５】図１は本発明の第１の実施例を示し、１は
電源（線）、２は入力電流Ｉinであるところの定電流源
４にコレクタが接続され、かつエミッタが電源１に接続
される第１の導伝形（ＰＮＰ）のトランジスタであり、
そのベースはトランジスタ２と共にカレント・ミラーを
構成する、エミッタが電源線１へ接続されている第１の
導伝形のトランジスタ６のベースと接続され、さらに、
ベース電流を補償するための、コレクタが基準電位へ接
続されている第１の導伝形のトランジスタ３のエミッタ
と接続されている。
電源（線）、２は入力電流Ｉinであるところの定電流源
４にコレクタが接続され、かつエミッタが電源１に接続
される第１の導伝形（ＰＮＰ）のトランジスタであり、
そのベースはトランジスタ２と共にカレント・ミラーを
構成する、エミッタが電源線１へ接続されている第１の
導伝形のトランジスタ６のベースと接続され、さらに、
ベース電流を補償するための、コレクタが基準電位へ接
続されている第１の導伝形のトランジスタ３のエミッタ
と接続されている。
【００１６】トランジスタ２のコレクタは、定電流源４
の他に、トランジスタ３のベースと、コレクタが電源１
へ接続される第２の導伝形（ＮＰＮ）のトランジスタ７
のベースとに接続される。トランジスタ７のエミッタ
は、出力電流を与える第１の導伝形のトランジスタ８の
ベースと、一方端が基準電位へ接続されている定電流源
９の他方端へ接続される。
の他に、トランジスタ３のベースと、コレクタが電源１
へ接続される第２の導伝形（ＮＰＮ）のトランジスタ７
のベースとに接続される。トランジスタ７のエミッタ
は、出力電流を与える第１の導伝形のトランジスタ８の
ベースと、一方端が基準電位へ接続されている定電流源
９の他方端へ接続される。
【００１７】トランジスタ８のエミッタは、トランジス
タ６のコレクタへ接続されている。トランジスタ２のコ
レクタ電流をＩC2、ベース電流をＩB2、エミッタ電流を
ＩE2、ベース・エミッタ間電圧をＶBE2 、コレクタ・ベ
ース間電圧をＶCB2 、同様に、トランジスタＮに対し
て、それぞれＩCN，ＩBN，ＩEN，ＶBEN ，ＶCBN とす
る。また、第１の導伝形のトラジスタの電流増幅率をｈ
FE1 、第２の導伝形の電流増幅率をｈFE2 、また、第１
の導伝形のトランジスタのアーリー電圧をＶA1とする。
すると、図１に対して、以下の式が成立する。
タ６のコレクタへ接続されている。トランジスタ２のコ
レクタ電流をＩC2、ベース電流をＩB2、エミッタ電流を
ＩE2、ベース・エミッタ間電圧をＶBE2 、コレクタ・ベ
ース間電圧をＶCB2 、同様に、トランジスタＮに対し
て、それぞれＩCN，ＩBN，ＩEN，ＶBEN ，ＶCBN とす
る。また、第１の導伝形のトラジスタの電流増幅率をｈ
FE1 、第２の導伝形の電流増幅率をｈFE2 、また、第１
の導伝形のトランジスタのアーリー電圧をＶA1とする。
すると、図１に対して、以下の式が成立する。
【００１８】
【数４】
Ｉin＝ＩC2＋ＩB3−ＩB7 （４）
【００１９】
【数５】
【００２０】
【数６】
【００２１】（４）式はＩB3＝ＩB7とすることで、入力
電流ＩinとＩC2を等しくでき、ベース電流による誤差を
打ち消すことができることを示している。式（５），
（６）より式（７）が得られる。
電流ＩinとＩC2を等しくでき、ベース電流による誤差を
打ち消すことができることを示している。式（５），
（６）より式（７）が得られる。
【００２２】
【数７】
【００２３】本発明によって達成すべきは、入力電流Ｉ
inと出力電流Ｉout を等しくすることであり、また、式
（４）よりＩB3＝ＩB7とすることにより、Ｉin＝ＩC2で
あるから、式（７）より、
inと出力電流Ｉout を等しくすることであり、また、式
（４）よりＩB3＝ＩB7とすることにより、Ｉin＝ＩC2で
あるから、式（７）より、
【００２４】
【数８】
【００２５】が得られ、バイアス定電流源９に流れる電
流ＩB を式（８）の値にすることで、ベース電流の誤差
を打ち消すことができる。
流ＩB を式（８）の値にすることで、ベース電流の誤差
を打ち消すことができる。
【００２６】次に、アーリー効果の低減に関し説明す
る。カレント・ミラーとなるトランジスタ２とトランジ
スタ６のコレクタ電位ＶC2とＶC6は、それぞれ次のよう
に表わすことができる。電源１をＶCCとすると、
る。カレント・ミラーとなるトランジスタ２とトランジ
スタ６のコレクタ電位ＶC2とＶC6は、それぞれ次のよう
に表わすことができる。電源１をＶCCとすると、
【００２７】
【数９】
ＶC2＝ＶCC−ＶBE2 −ＶBE3 （９）
【００２８】
【数１０】
ＶC6＝ＶCC−ＶBE2 −ＶBE3 −ＶBE7 ＋ＶBE8 （１０）
また、一般に次式が成立する。
【００２９】
【数１１】
【００３０】
【数１２】
【００３１】ここで、ＩS2，ＩS6はそれぞれトランジス
タ２およびトランジスタ６の逆方向飽和電流であり、
ｑ，ｋ，Ｔはそれぞれ定数である。トランジスタ２，ト
ランジスタ６のエミッタ・ベースはそれぞれショートさ
れているので、式（１１），（１２）でＶBE2 ＝ＶBE6
とすることができ、また、一般に同一サイズのトランジ
スタは集積回路内においてその逆方向飽和電流はほとん
ど等しく、ＩC2＝ＩS6とすることができる。従って、Ｉ
C2＝ＩC6とするためには式（１１），（１２）より、
タ２およびトランジスタ６の逆方向飽和電流であり、
ｑ，ｋ，Ｔはそれぞれ定数である。トランジスタ２，ト
ランジスタ６のエミッタ・ベースはそれぞれショートさ
れているので、式（１１），（１２）でＶBE2 ＝ＶBE6
とすることができ、また、一般に同一サイズのトランジ
スタは集積回路内においてその逆方向飽和電流はほとん
ど等しく、ＩC2＝ＩS6とすることができる。従って、Ｉ
C2＝ＩC6とするためには式（１１），（１２）より、
【００３２】
【数１３】
ＶCB2 ＝ＶCB6 （１３）
が成立すれば良いことになるが、ベースが共通であるた
め、式（１３）の意味するところは、
め、式（１３）の意味するところは、
【００３３】
【数１４】
ＶC2＝ＶC6 （１４）
と同じである。すると、式（９），（１０），（１４）
より、
より、
【００３４】
【数１５】
ＶBE7 ＝ＶBE8 （１５）
とすることでトランジスタ２とトランジスタ６のコレク
タ電位を等しくすることができ、アーリー効果を低減す
ることができる。式（１５）より、
タ電位を等しくすることができ、アーリー効果を低減す
ることができる。式（１５）より、
【００３５】
【数１６】
【００３６】式（１６）において、トランジスタ電流Ｉ
C7は、
C7は、
【００３７】
【数１７】
【００３８】より、
【００３９】
【数１８】
【００４０】と表わすことができ、式（１６），（１
８）より次式が得られる。
８）より次式が得られる。
【００４１】
【数１９】
【００４２】式（１９）より、
【００４３】
【数２０】
【００４４】とすることで、アーリー効果を無くすこと
ができる。図２は本回路によるＳＰＩＣＥによるシミュ
レーション結果であり、横軸にトランジスタ８のコレク
タ電位を、縦軸に出力電流をとったものである。入力電
流Ｉin＝１０μＡに対し、コレクタ電位０〜３Ｖの範囲
で、出力電流は１０．００２３５μＡ〜１０．００２５
μＡとなっており、最大０．０２５％の誤差となってい
る。ちなみに図５は、図４の従来回路のシミュレーショ
ン結果であるが、同様の条件に対して、１１．８９μＡ
〜１０．３８μＡとなっており、最大１８．９％の誤差
を生じており、本発明によって高精度のカレント・ミラ
ーを得ることができる。
ができる。図２は本回路によるＳＰＩＣＥによるシミュ
レーション結果であり、横軸にトランジスタ８のコレク
タ電位を、縦軸に出力電流をとったものである。入力電
流Ｉin＝１０μＡに対し、コレクタ電位０〜３Ｖの範囲
で、出力電流は１０．００２３５μＡ〜１０．００２５
μＡとなっており、最大０．０２５％の誤差となってい
る。ちなみに図５は、図４の従来回路のシミュレーショ
ン結果であるが、同様の条件に対して、１１．８９μＡ
〜１０．３８μＡとなっており、最大１８．９％の誤差
を生じており、本発明によって高精度のカレント・ミラ
ーを得ることができる。
【００４５】（他の実施例）図６は本発明による他の実
施例の１つであり、従来のカレント・ミラー回路をカス
コード接続したもので、この場合、定電流バイアスＩB
が不要となること、および第２の導伝形のトランジスタ
が不要となることの２つのメリットがある。図１の実施
例と同様に、カレント・ミラーを構成するトランジスタ
２，トランジスタ６のコレクタ電位を等しくすることが
でき、アーリー効果を低減せしめることができる。
施例の１つであり、従来のカレント・ミラー回路をカス
コード接続したもので、この場合、定電流バイアスＩB
が不要となること、および第２の導伝形のトランジスタ
が不要となることの２つのメリットがある。図１の実施
例と同様に、カレント・ミラーを構成するトランジスタ
２，トランジスタ６のコレクタ電位を等しくすることが
でき、アーリー効果を低減せしめることができる。
【００４６】
【発明の効果】上述の如く、本発明によればベース電流
による誤差、並びにアーリー効果による誤差が著しく低
減した高精度なカレント・ミラー回路を得ることができ
る。
による誤差、並びにアーリー効果による誤差が著しく低
減した高精度なカレント・ミラー回路を得ることができ
る。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明回路のシミュレーション結果を示す図で
ある。
ある。
【図３】従来のカレント・ミラー回路の回路図である。
【図４】従来の別のカレント・ミラー回路の回路図であ
る。
る。
【図５】図４の回路のシミュレーション結果を示す図で
ある。
ある。
【図６】本発明の第２の実施例の回路図である。
１ 電源
２，３，６，８，１０，１１ 第１の導伝形のトランジ
スタ ４，９ 定電流源 ５ 基準電位 ７ 第２の導伝形のトランジスタ
スタ ４，９ 定電流源 ５ 基準電位 ７ 第２の導伝形のトランジスタ
Claims (3)
- 【請求項１】 エミッタが電源に接続され、ベースが共
通な第１の導伝形の第１および第２のトランジスタと、
コレクタが基準電位に接続され、エミッタが前記第１お
よび第２のトランジスタのベースに接続され、ベースが
前記第１のトランジスタのコレクタに接続された第１の
導伝形の第３のトランジスタと、エミッタが前記第２の
トランジスタのコレクタに接続された第１の導伝形の第
４のトランジスタと、前記第１のトランジスタのコレク
タに流れる電流に応じて変化する出力電流によって前記
第４のトランジスタのベースを制御する制御手段とを具
えたことを特徴とするカレント・ミラー回路 - 【請求項２】 前記制御手段は、第２の導伝形の第５の
トランジスタおよび定電流源を有し、前記第５のトラン
ジスタのベースは前記第１のトランジスタのコレクタに
接続され、コレクタは前記電源に接続され、エミッタは
前記第４のトランジスタのベースに接続され、前記定電
流源は前記第５のトランジスタのエミッタと前記基準電
位との間に設けられていることを特徴とする請求項１に
記載のカレント・ミラー回路。 - 【請求項３】 前記制御手段は、第１の導伝形の第５お
よび第６のトランジスタを有し、前記第５のトランジス
タのエミッタは前記第１のトランジスタのコレクタに接
続され、コレクタは前記第６のトランジスタのベースに
接続され、前記第６のトランジスタのコレクタは前記基
準電位に接続され、エミッタは前記第５のトランジスタ
のベースと共に前記第４のトランジスタのベースに接続
されていることを特徴とする請求項１に記載のカレント
・ミラー回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03192076A JP3110502B2 (ja) | 1991-07-31 | 1991-07-31 | カレント・ミラー回路 |
| US07/918,008 US5283537A (en) | 1991-07-31 | 1992-07-24 | Current mirror circuit |
| DE69222721T DE69222721T2 (de) | 1991-07-31 | 1992-07-30 | Stromspiegelschaltung |
| EP92112986A EP0530500B1 (en) | 1991-07-31 | 1992-07-30 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03192076A JP3110502B2 (ja) | 1991-07-31 | 1991-07-31 | カレント・ミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537260A true JPH0537260A (ja) | 1993-02-12 |
| JP3110502B2 JP3110502B2 (ja) | 2000-11-20 |
Family
ID=16285242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03192076A Expired - Fee Related JP3110502B2 (ja) | 1991-07-31 | 1991-07-31 | カレント・ミラー回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5283537A (ja) |
| EP (1) | EP0530500B1 (ja) |
| JP (1) | JP3110502B2 (ja) |
| DE (1) | DE69222721T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407620B1 (en) | 1998-01-23 | 2002-06-18 | Canon Kabushiki Kaisha | Current mirror circuit with base current compensation |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69525865T2 (de) * | 1994-04-22 | 2002-09-19 | Canon K.K., Tokio/Tokyo | Treiberschaltung für eine Leuchtdiode |
| US5461343A (en) * | 1994-07-13 | 1995-10-24 | Analog Devices Inc. | Current mirror circuit |
| FR2751487B1 (fr) * | 1996-07-16 | 1998-10-16 | Sgs Thomson Microelectronics | Compensation en frequence d'un amplificateur de courant en technologie mos |
| US5808508A (en) * | 1997-05-16 | 1998-09-15 | International Business Machines Corporation | Current mirror with isolated output |
| JP3637848B2 (ja) * | 1999-09-30 | 2005-04-13 | 株式会社デンソー | 負荷駆動回路 |
| KR100344810B1 (ko) * | 2000-07-26 | 2002-07-20 | 엘지전자주식회사 | 고전압소자를 이용한 전류구동회로 |
| US6753734B2 (en) | 2001-06-06 | 2004-06-22 | Anadigics, Inc. | Multi-mode amplifier bias circuit |
| US6842075B2 (en) * | 2001-06-06 | 2005-01-11 | Anadigics, Inc. | Gain block with stable internal bias from low-voltage power supply |
| US6515546B2 (en) | 2001-06-06 | 2003-02-04 | Anadigics, Inc. | Bias circuit for use with low-voltage power supply |
| JP5610897B2 (ja) | 2010-07-27 | 2014-10-22 | キヤノン株式会社 | データ処理装置およびデータ処理方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936725A (en) * | 1974-08-15 | 1976-02-03 | Bell Telephone Laboratories, Incorporated | Current mirrors |
| US4166971A (en) * | 1978-03-23 | 1979-09-04 | Bell Telephone Laboratories, Incorporated | Current mirror arrays |
| JPS605085B2 (ja) * | 1980-04-14 | 1985-02-08 | 株式会社東芝 | カレントミラ−回路 |
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