JPH0537260A - カレント・ミラー回路 - Google Patents
カレント・ミラー回路Info
- Publication number
- JPH0537260A JPH0537260A JP3192076A JP19207691A JPH0537260A JP H0537260 A JPH0537260 A JP H0537260A JP 3192076 A JP3192076 A JP 3192076A JP 19207691 A JP19207691 A JP 19207691A JP H0537260 A JPH0537260 A JP H0537260A
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- JP
- Japan
- Prior art keywords
- transistor
- base
- collector
- emitter
- current
- Prior art date
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 高精度なカレント・ミラー回路を得ること。
【構成】 ベースが共通なトランジスタ2,6と、トラ
ンジスタ6のコレクタにエミッタを接続したトランジス
タ8と、コレクタを電源1に、ベースをトランジスタ2
のコレクタにエミッタをトランジスタ8のベースに各々
接続したトランジスタ7と、トランジスタ7のエミッタ
と基準電位間に設けた定電流源9とを具える。
ンジスタ6のコレクタにエミッタを接続したトランジス
タ8と、コレクタを電源1に、ベースをトランジスタ2
のコレクタにエミッタをトランジスタ8のベースに各々
接続したトランジスタ7と、トランジスタ7のエミッタ
と基準電位間に設けた定電流源9とを具える。
Description
【0001】
【産業上の利用分野】本発明は、集積回路等に用いられ
るカレント・ミラー回路に関する。
るカレント・ミラー回路に関する。
【0002】
【従来の技術】従来のカレント・ミラー回路は、図3〜
図4に示すように構成されている。
図4に示すように構成されている。
【0003】
【発明が解決しようとする課題】図3はベース・コレク
タ間を短絡したトラジスタ2のコレクタ側へ定電流源4
からの電流を印加し、そのコレクタ・ベース端子を他の
トランジスタ6のベース端子へ接続するという回路構成
である(1は電源(線)である)。トランジスタ6のコ
レクタ電流Iout は、トランジスタ2のコレクタ電流I
inを用いて、一般に電流増幅率hFE,コレクタ・ベース
間電圧VCB,アーリー電圧VA として、
タ間を短絡したトラジスタ2のコレクタ側へ定電流源4
からの電流を印加し、そのコレクタ・ベース端子を他の
トランジスタ6のベース端子へ接続するという回路構成
である(1は電源(線)である)。トランジスタ6のコ
レクタ電流Iout は、トランジスタ2のコレクタ電流I
inを用いて、一般に電流増幅率hFE,コレクタ・ベース
間電圧VCB,アーリー電圧VA として、
【0004】
【数1】
【0005】あるいは、アーリー効果を考慮した
【0006】
【数2】
【0007】によって表わされるが、式(1)より明ら
かなように、Iout はhFEの大きさに依存しており、例
えばhFE=30では、Iout =0.9375Iinとな
り、6%以上の誤差を生ずる。また、式(2)よりhFE
=∞としても、例えばVA =15V,VCB=2VではI
out =0.88Iinとなり、実に10%以上の誤差を生
ずるという問題点がある。
かなように、Iout はhFEの大きさに依存しており、例
えばhFE=30では、Iout =0.9375Iinとな
り、6%以上の誤差を生ずる。また、式(2)よりhFE
=∞としても、例えばVA =15V,VCB=2VではI
out =0.88Iinとなり、実に10%以上の誤差を生
ずるという問題点がある。
【0008】図4は、上述の2つの問題点のうち、hFE
依存を軽減せしめるカレント・ミラー回路であり、トラ
ンジスタ2は、コレクタ・ベース間を短絡する代りにコ
レクタを基準電位に接続したトランジスタ3のエミッタ
をベースに、同トランジスタ3のベースをコレクタに接
続したものであり、他は図3と同じである。一般にトラ
ンジスタ6のコレクタ電流Iout は、
依存を軽減せしめるカレント・ミラー回路であり、トラ
ンジスタ2は、コレクタ・ベース間を短絡する代りにコ
レクタを基準電位に接続したトランジスタ3のエミッタ
をベースに、同トランジスタ3のベースをコレクタに接
続したものであり、他は図3と同じである。一般にトラ
ンジスタ6のコレクタ電流Iout は、
【0009】
【数3】
【0010】で与えられ、例えば図3の回路と同様にh
FE=30の時ではIout =0.998Iinとなり、ミラ
ー係数はほとんど100%に近い値となる。ただし、ア
ーリー効果によるコレクタ・ベース間電圧依存性は残さ
れており、図3の回路と同様、大きな誤差を生ずるとい
う問題点がある。
FE=30の時ではIout =0.998Iinとなり、ミラ
ー係数はほとんど100%に近い値となる。ただし、ア
ーリー効果によるコレクタ・ベース間電圧依存性は残さ
れており、図3の回路と同様、大きな誤差を生ずるとい
う問題点がある。
【0011】本発明の目的は上記問題点である、ベース
電流による誤差と、アーリー効果による誤差を同時に低
減せしめるカレント・ミラー回路を提供することにあ
る。
電流による誤差と、アーリー効果による誤差を同時に低
減せしめるカレント・ミラー回路を提供することにあ
る。
【0012】
【課題を解決するための手段】上記目的を達成するため
本発明は、エミッタが電源に接続され、ベースが共通な
第1の導伝形の第1および第2のトランジスタと、コレ
クタが基準電位に接続され、エミッタが前記第1および
第2のトランジスタのベースに接続され、ベースが前記
第1のトランジスタのコレクタに接続された第1の導伝
形の第3のトランジスタと、エミッタが前記第2のトラ
ンジスタのコレクタに接続された第1の導伝形の第4の
トランジスタと、前記第1のトランジスタのコレクタに
流れる電流に応じて変化する出力電流によって前記第4
のトランジスタのベースを制御する制御手段とを具えた
ことを特徴とする。
本発明は、エミッタが電源に接続され、ベースが共通な
第1の導伝形の第1および第2のトランジスタと、コレ
クタが基準電位に接続され、エミッタが前記第1および
第2のトランジスタのベースに接続され、ベースが前記
第1のトランジスタのコレクタに接続された第1の導伝
形の第3のトランジスタと、エミッタが前記第2のトラ
ンジスタのコレクタに接続された第1の導伝形の第4の
トランジスタと、前記第1のトランジスタのコレクタに
流れる電流に応じて変化する出力電流によって前記第4
のトランジスタのベースを制御する制御手段とを具えた
ことを特徴とする。
【0013】
【作用】本発明によれば、ベース電流による誤差と、ア
ーリー効果による誤差が低減される。
ーリー効果による誤差が低減される。
【0014】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0015】図1は本発明の第1の実施例を示し、1は
電源(線)、2は入力電流Iinであるところの定電流源
4にコレクタが接続され、かつエミッタが電源1に接続
される第1の導伝形(PNP)のトランジスタであり、
そのベースはトランジスタ2と共にカレント・ミラーを
構成する、エミッタが電源線1へ接続されている第1の
導伝形のトランジスタ6のベースと接続され、さらに、
ベース電流を補償するための、コレクタが基準電位へ接
続されている第1の導伝形のトランジスタ3のエミッタ
と接続されている。
電源(線)、2は入力電流Iinであるところの定電流源
4にコレクタが接続され、かつエミッタが電源1に接続
される第1の導伝形(PNP)のトランジスタであり、
そのベースはトランジスタ2と共にカレント・ミラーを
構成する、エミッタが電源線1へ接続されている第1の
導伝形のトランジスタ6のベースと接続され、さらに、
ベース電流を補償するための、コレクタが基準電位へ接
続されている第1の導伝形のトランジスタ3のエミッタ
と接続されている。
【0016】トランジスタ2のコレクタは、定電流源4
の他に、トランジスタ3のベースと、コレクタが電源1
へ接続される第2の導伝形(NPN)のトランジスタ7
のベースとに接続される。トランジスタ7のエミッタ
は、出力電流を与える第1の導伝形のトランジスタ8の
ベースと、一方端が基準電位へ接続されている定電流源
9の他方端へ接続される。
の他に、トランジスタ3のベースと、コレクタが電源1
へ接続される第2の導伝形(NPN)のトランジスタ7
のベースとに接続される。トランジスタ7のエミッタ
は、出力電流を与える第1の導伝形のトランジスタ8の
ベースと、一方端が基準電位へ接続されている定電流源
9の他方端へ接続される。
【0017】トランジスタ8のエミッタは、トランジス
タ6のコレクタへ接続されている。トランジスタ2のコ
レクタ電流をIC2、ベース電流をIB2、エミッタ電流を
IE2、ベース・エミッタ間電圧をVBE2 、コレクタ・ベ
ース間電圧をVCB2 、同様に、トランジスタNに対し
て、それぞれICN,IBN,IEN,VBEN ,VCBN とす
る。また、第1の導伝形のトラジスタの電流増幅率をh
FE1 、第2の導伝形の電流増幅率をhFE2 、また、第1
の導伝形のトランジスタのアーリー電圧をVA1とする。
すると、図1に対して、以下の式が成立する。
タ6のコレクタへ接続されている。トランジスタ2のコ
レクタ電流をIC2、ベース電流をIB2、エミッタ電流を
IE2、ベース・エミッタ間電圧をVBE2 、コレクタ・ベ
ース間電圧をVCB2 、同様に、トランジスタNに対し
て、それぞれICN,IBN,IEN,VBEN ,VCBN とす
る。また、第1の導伝形のトラジスタの電流増幅率をh
FE1 、第2の導伝形の電流増幅率をhFE2 、また、第1
の導伝形のトランジスタのアーリー電圧をVA1とする。
すると、図1に対して、以下の式が成立する。
【0018】
【数4】
Iin=IC2+IB3−IB7 (4)
【0019】
【数5】
【0020】
【数6】
【0021】(4)式はIB3=IB7とすることで、入力
電流IinとIC2を等しくでき、ベース電流による誤差を
打ち消すことができることを示している。式(5),
(6)より式(7)が得られる。
電流IinとIC2を等しくでき、ベース電流による誤差を
打ち消すことができることを示している。式(5),
(6)より式(7)が得られる。
【0022】
【数7】
【0023】本発明によって達成すべきは、入力電流I
inと出力電流Iout を等しくすることであり、また、式
(4)よりIB3=IB7とすることにより、Iin=IC2で
あるから、式(7)より、
inと出力電流Iout を等しくすることであり、また、式
(4)よりIB3=IB7とすることにより、Iin=IC2で
あるから、式(7)より、
【0024】
【数8】
【0025】が得られ、バイアス定電流源9に流れる電
流IB を式(8)の値にすることで、ベース電流の誤差
を打ち消すことができる。
流IB を式(8)の値にすることで、ベース電流の誤差
を打ち消すことができる。
【0026】次に、アーリー効果の低減に関し説明す
る。カレント・ミラーとなるトランジスタ2とトランジ
スタ6のコレクタ電位VC2とVC6は、それぞれ次のよう
に表わすことができる。電源1をVCCとすると、
る。カレント・ミラーとなるトランジスタ2とトランジ
スタ6のコレクタ電位VC2とVC6は、それぞれ次のよう
に表わすことができる。電源1をVCCとすると、
【0027】
【数9】
VC2=VCC−VBE2 −VBE3 (9)
【0028】
【数10】
VC6=VCC−VBE2 −VBE3 −VBE7 +VBE8 (10)
また、一般に次式が成立する。
【0029】
【数11】
【0030】
【数12】
【0031】ここで、IS2,IS6はそれぞれトランジス
タ2およびトランジスタ6の逆方向飽和電流であり、
q,k,Tはそれぞれ定数である。トランジスタ2,ト
ランジスタ6のエミッタ・ベースはそれぞれショートさ
れているので、式(11),(12)でVBE2 =VBE6
とすることができ、また、一般に同一サイズのトランジ
スタは集積回路内においてその逆方向飽和電流はほとん
ど等しく、IC2=IS6とすることができる。従って、I
C2=IC6とするためには式(11),(12)より、
タ2およびトランジスタ6の逆方向飽和電流であり、
q,k,Tはそれぞれ定数である。トランジスタ2,ト
ランジスタ6のエミッタ・ベースはそれぞれショートさ
れているので、式(11),(12)でVBE2 =VBE6
とすることができ、また、一般に同一サイズのトランジ
スタは集積回路内においてその逆方向飽和電流はほとん
ど等しく、IC2=IS6とすることができる。従って、I
C2=IC6とするためには式(11),(12)より、
【0032】
【数13】
VCB2 =VCB6 (13)
が成立すれば良いことになるが、ベースが共通であるた
め、式(13)の意味するところは、
め、式(13)の意味するところは、
【0033】
【数14】
VC2=VC6 (14)
と同じである。すると、式(9),(10),(14)
より、
より、
【0034】
【数15】
VBE7 =VBE8 (15)
とすることでトランジスタ2とトランジスタ6のコレク
タ電位を等しくすることができ、アーリー効果を低減す
ることができる。式(15)より、
タ電位を等しくすることができ、アーリー効果を低減す
ることができる。式(15)より、
【0035】
【数16】
【0036】式(16)において、トランジスタ電流I
C7は、
C7は、
【0037】
【数17】
【0038】より、
【0039】
【数18】
【0040】と表わすことができ、式(16),(1
8)より次式が得られる。
8)より次式が得られる。
【0041】
【数19】
【0042】式(19)より、
【0043】
【数20】
【0044】とすることで、アーリー効果を無くすこと
ができる。図2は本回路によるSPICEによるシミュ
レーション結果であり、横軸にトランジスタ8のコレク
タ電位を、縦軸に出力電流をとったものである。入力電
流Iin=10μAに対し、コレクタ電位0〜3Vの範囲
で、出力電流は10.00235μA〜10.0025
μAとなっており、最大0.025%の誤差となってい
る。ちなみに図5は、図4の従来回路のシミュレーショ
ン結果であるが、同様の条件に対して、11.89μA
〜10.38μAとなっており、最大18.9%の誤差
を生じており、本発明によって高精度のカレント・ミラ
ーを得ることができる。
ができる。図2は本回路によるSPICEによるシミュ
レーション結果であり、横軸にトランジスタ8のコレク
タ電位を、縦軸に出力電流をとったものである。入力電
流Iin=10μAに対し、コレクタ電位0〜3Vの範囲
で、出力電流は10.00235μA〜10.0025
μAとなっており、最大0.025%の誤差となってい
る。ちなみに図5は、図4の従来回路のシミュレーショ
ン結果であるが、同様の条件に対して、11.89μA
〜10.38μAとなっており、最大18.9%の誤差
を生じており、本発明によって高精度のカレント・ミラ
ーを得ることができる。
【0045】(他の実施例)図6は本発明による他の実
施例の1つであり、従来のカレント・ミラー回路をカス
コード接続したもので、この場合、定電流バイアスIB
が不要となること、および第2の導伝形のトランジスタ
が不要となることの2つのメリットがある。図1の実施
例と同様に、カレント・ミラーを構成するトランジスタ
2,トランジスタ6のコレクタ電位を等しくすることが
でき、アーリー効果を低減せしめることができる。
施例の1つであり、従来のカレント・ミラー回路をカス
コード接続したもので、この場合、定電流バイアスIB
が不要となること、および第2の導伝形のトランジスタ
が不要となることの2つのメリットがある。図1の実施
例と同様に、カレント・ミラーを構成するトランジスタ
2,トランジスタ6のコレクタ電位を等しくすることが
でき、アーリー効果を低減せしめることができる。
【0046】
【発明の効果】上述の如く、本発明によればベース電流
による誤差、並びにアーリー効果による誤差が著しく低
減した高精度なカレント・ミラー回路を得ることができ
る。
による誤差、並びにアーリー効果による誤差が著しく低
減した高精度なカレント・ミラー回路を得ることができ
る。
【図1】本発明の第1の実施例の回路図である。
【図2】本発明回路のシミュレーション結果を示す図で
ある。
ある。
【図3】従来のカレント・ミラー回路の回路図である。
【図4】従来の別のカレント・ミラー回路の回路図であ
る。
る。
【図5】図4の回路のシミュレーション結果を示す図で
ある。
ある。
【図6】本発明の第2の実施例の回路図である。
1 電源
2,3,6,8,10,11 第1の導伝形のトランジ
スタ 4,9 定電流源 5 基準電位 7 第2の導伝形のトランジスタ
スタ 4,9 定電流源 5 基準電位 7 第2の導伝形のトランジスタ
Claims (3)
- 【請求項1】 エミッタが電源に接続され、ベースが共
通な第1の導伝形の第1および第2のトランジスタと、
コレクタが基準電位に接続され、エミッタが前記第1お
よび第2のトランジスタのベースに接続され、ベースが
前記第1のトランジスタのコレクタに接続された第1の
導伝形の第3のトランジスタと、エミッタが前記第2の
トランジスタのコレクタに接続された第1の導伝形の第
4のトランジスタと、前記第1のトランジスタのコレク
タに流れる電流に応じて変化する出力電流によって前記
第4のトランジスタのベースを制御する制御手段とを具
えたことを特徴とするカレント・ミラー回路 - 【請求項2】 前記制御手段は、第2の導伝形の第5の
トランジスタおよび定電流源を有し、前記第5のトラン
ジスタのベースは前記第1のトランジスタのコレクタに
接続され、コレクタは前記電源に接続され、エミッタは
前記第4のトランジスタのベースに接続され、前記定電
流源は前記第5のトランジスタのエミッタと前記基準電
位との間に設けられていることを特徴とする請求項1に
記載のカレント・ミラー回路。 - 【請求項3】 前記制御手段は、第1の導伝形の第5お
よび第6のトランジスタを有し、前記第5のトランジス
タのエミッタは前記第1のトランジスタのコレクタに接
続され、コレクタは前記第6のトランジスタのベースに
接続され、前記第6のトランジスタのコレクタは前記基
準電位に接続され、エミッタは前記第5のトランジスタ
のベースと共に前記第4のトランジスタのベースに接続
されていることを特徴とする請求項1に記載のカレント
・ミラー回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03192076A JP3110502B2 (ja) | 1991-07-31 | 1991-07-31 | カレント・ミラー回路 |
US07/918,008 US5283537A (en) | 1991-07-31 | 1992-07-24 | Current mirror circuit |
DE69222721T DE69222721T2 (de) | 1991-07-31 | 1992-07-30 | Stromspiegelschaltung |
EP92112986A EP0530500B1 (en) | 1991-07-31 | 1992-07-30 | Current mirror circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03192076A JP3110502B2 (ja) | 1991-07-31 | 1991-07-31 | カレント・ミラー回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0537260A true JPH0537260A (ja) | 1993-02-12 |
JP3110502B2 JP3110502B2 (ja) | 2000-11-20 |
Family
ID=16285242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03192076A Expired - Fee Related JP3110502B2 (ja) | 1991-07-31 | 1991-07-31 | カレント・ミラー回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5283537A (ja) |
EP (1) | EP0530500B1 (ja) |
JP (1) | JP3110502B2 (ja) |
DE (1) | DE69222721T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6407620B1 (en) | 1998-01-23 | 2002-06-18 | Canon Kabushiki Kaisha | Current mirror circuit with base current compensation |
Families Citing this family (10)
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---|---|---|---|---|
DE69525865T2 (de) * | 1994-04-22 | 2002-09-19 | Canon K.K., Tokio/Tokyo | Treiberschaltung für eine Leuchtdiode |
US5461343A (en) * | 1994-07-13 | 1995-10-24 | Analog Devices Inc. | Current mirror circuit |
FR2751487B1 (fr) * | 1996-07-16 | 1998-10-16 | Sgs Thomson Microelectronics | Compensation en frequence d'un amplificateur de courant en technologie mos |
US5808508A (en) * | 1997-05-16 | 1998-09-15 | International Business Machines Corporation | Current mirror with isolated output |
JP3637848B2 (ja) * | 1999-09-30 | 2005-04-13 | 株式会社デンソー | 負荷駆動回路 |
KR100344810B1 (ko) * | 2000-07-26 | 2002-07-20 | 엘지전자주식회사 | 고전압소자를 이용한 전류구동회로 |
US6753734B2 (en) | 2001-06-06 | 2004-06-22 | Anadigics, Inc. | Multi-mode amplifier bias circuit |
US6842075B2 (en) * | 2001-06-06 | 2005-01-11 | Anadigics, Inc. | Gain block with stable internal bias from low-voltage power supply |
US6515546B2 (en) | 2001-06-06 | 2003-02-04 | Anadigics, Inc. | Bias circuit for use with low-voltage power supply |
JP5610897B2 (ja) | 2010-07-27 | 2014-10-22 | キヤノン株式会社 | データ処理装置およびデータ処理方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
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US3936725A (en) * | 1974-08-15 | 1976-02-03 | Bell Telephone Laboratories, Incorporated | Current mirrors |
US4166971A (en) * | 1978-03-23 | 1979-09-04 | Bell Telephone Laboratories, Incorporated | Current mirror arrays |
JPS605085B2 (ja) * | 1980-04-14 | 1985-02-08 | 株式会社東芝 | カレントミラ−回路 |
JPS57206107A (en) * | 1981-06-15 | 1982-12-17 | Toshiba Corp | Current mirror circuit |
JPS58171110A (ja) * | 1982-03-31 | 1983-10-07 | Toshiba Corp | カレントミラ−回路 |
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