JPH0536716A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0536716A JPH0536716A JP18851191A JP18851191A JPH0536716A JP H0536716 A JPH0536716 A JP H0536716A JP 18851191 A JP18851191 A JP 18851191A JP 18851191 A JP18851191 A JP 18851191A JP H0536716 A JPH0536716 A JP H0536716A
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Abstract
(57)【要約】
【目的】ＬＤＤの低濃度不純物領域とゲート電極が重な
るＭＯＳＦＥＴで、ゲート電極のエッチングの余裕度を
向上し、ＬＤＤの低濃度不純物領域上のゲート酸化膜と
チャネル上のゲート酸化膜の膜厚をかえ、各々最適に設
定する。 【構成】Ｐ型シリコン基板１の表面上に第１の絶縁膜２
を有し、第１の絶縁膜２上の所定の領域に第１の導電膜
３を有し、第１の導電膜３をはさむ左右のシリコン基板
１に第１の不純物領域４ａ，４ｂを有し、第１の導電膜
３を覆うように第２の絶縁膜５を有し、第２の絶縁膜５
上で第１の導電膜３を覆い、第１の不純物領域４ａ，４
ｂ上に延在する第２の導電膜ｂを有し、第２の導電膜６
をはさむ左右のシリコン基板１に第１の不純物領域４
ａ，４ｂよりも不純物濃度が高い第２の不純物領域７
ａ，７ｂを有する。
るＭＯＳＦＥＴで、ゲート電極のエッチングの余裕度を
向上し、ＬＤＤの低濃度不純物領域上のゲート酸化膜と
チャネル上のゲート酸化膜の膜厚をかえ、各々最適に設
定する。 【構成】Ｐ型シリコン基板１の表面上に第１の絶縁膜２
を有し、第１の絶縁膜２上の所定の領域に第１の導電膜
３を有し、第１の導電膜３をはさむ左右のシリコン基板
１に第１の不純物領域４ａ，４ｂを有し、第１の導電膜
３を覆うように第２の絶縁膜５を有し、第２の絶縁膜５
上で第１の導電膜３を覆い、第１の不純物領域４ａ，４
ｂ上に延在する第２の導電膜ｂを有し、第２の導電膜６
をはさむ左右のシリコン基板１に第１の不純物領域４
ａ，４ｂよりも不純物濃度が高い第２の不純物領域７
ａ，７ｂを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＤＤ構造を有するＭＯＳＦＥＴに関する。
ＬＤＤ構造を有するＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】従来のＬＤＤ構造を有するＭＯＳＦＥＴ
の１例を分献を引用して説明する。その分献はテクニカ
ルダイジェスト，インターナショナル エレクトロン
デバイシズ ミーティング，１９８７，３８−４１ペー
ジ（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅｓＭ
ｅｅｔｉｎｇ，１９８７，ｐｐ３８−４１）である。こ
の内容を図４に示す縦断面図を用いて説明する。
の１例を分献を引用して説明する。その分献はテクニカ
ルダイジェスト，インターナショナル エレクトロン
デバイシズ ミーティング，１９８７，３８−４１ペー
ジ（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅｓＭ
ｅｅｔｉｎｇ，１９８７，ｐｐ３８−４１）である。こ
の内容を図４に示す縦断面図を用いて説明する。
【０００３】Ｐ型シリコン基板１の表面に例えば膜厚１
５ｎｍの酸化シリコンの第１の絶縁膜２を有し、第１の
絶縁膜２上の所定の領域に、例えば膜厚０．５〜１ｎｍ
の自然酸化膜９をはさみ、例えば燐をドープした多結晶
シリコンの第１の導電膜３を有し、第１の導電膜３上に
例えば膜厚２００ｎｍの酸化シリコンの第２の絶縁膜５
を有し、第１の導電膜３と第２の絶縁膜５の側面に、例
えば酸化シリコンの側壁８ａ，８ｂを有し、シリコン基
板１には燐をドープした第１の不純物領域４ａ，４ｂ
と、第１の不純物領域４ａ，４ｂより不純物濃度が高
い、砒素をドープした第２の不純物領域７ａ，７ｂを有
し、第１の不純物領域４ａ，４ｂと第２の不純物領域７
ａ，７ｂを有し、第１の不純物領域４ａ，４ｂと第２の
不純物領域７ａ，７ｂはＬＤＤ構造を有するソース、ド
レイン領域であり、第１の絶縁膜２はゲート酸化膜であ
り、第１の導電膜３はゲート電極であり、これらによっ
てＭＯＳＦＥＴが形成されている。
５ｎｍの酸化シリコンの第１の絶縁膜２を有し、第１の
絶縁膜２上の所定の領域に、例えば膜厚０．５〜１ｎｍ
の自然酸化膜９をはさみ、例えば燐をドープした多結晶
シリコンの第１の導電膜３を有し、第１の導電膜３上に
例えば膜厚２００ｎｍの酸化シリコンの第２の絶縁膜５
を有し、第１の導電膜３と第２の絶縁膜５の側面に、例
えば酸化シリコンの側壁８ａ，８ｂを有し、シリコン基
板１には燐をドープした第１の不純物領域４ａ，４ｂ
と、第１の不純物領域４ａ，４ｂより不純物濃度が高
い、砒素をドープした第２の不純物領域７ａ，７ｂを有
し、第１の不純物領域４ａ，４ｂと第２の不純物領域７
ａ，７ｂを有し、第１の不純物領域４ａ，４ｂと第２の
不純物領域７ａ，７ｂはＬＤＤ構造を有するソース、ド
レイン領域であり、第１の絶縁膜２はゲート酸化膜であ
り、第１の導電膜３はゲート電極であり、これらによっ
てＭＯＳＦＥＴが形成されている。
【０００４】このＬＤＤ構造を有するＭＯＳＦＥＴは、
第１の不純物領域４ａ，４ｂと第１の導電膜３が重なっ
ている為、通常の同一ゲート長のＬＤＤ構造を有するＭ
ＯＳＦＥＴと比べ、ホットキャリア耐性がよく、相互コ
ンダクタンスが大きいという利点がある。
第１の不純物領域４ａ，４ｂと第１の導電膜３が重なっ
ている為、通常の同一ゲート長のＬＤＤ構造を有するＭ
ＯＳＦＥＴと比べ、ホットキャリア耐性がよく、相互コ
ンダクタンスが大きいという利点がある。
【０００５】
【発明が解決しようとする課題】この従来のＬＤＤ構造
を有するＭＯＳＦＥＴは、第１の導電膜をエッチングす
る際、第１の導電膜にはさまれた自然酸化膜によってエ
ッチングを止めて、第１の不純物領域上に第１の導電膜
を残さねばならない為、極めて高選択比のエッチングが
必要であった。また、チャネル上と第１の不純物領域上
とでゲート酸化膜の膜厚が同じであり、各々最適な膜厚
が設定できないという問題点があった。
を有するＭＯＳＦＥＴは、第１の導電膜をエッチングす
る際、第１の導電膜にはさまれた自然酸化膜によってエ
ッチングを止めて、第１の不純物領域上に第１の導電膜
を残さねばならない為、極めて高選択比のエッチングが
必要であった。また、チャネル上と第１の不純物領域上
とでゲート酸化膜の膜厚が同じであり、各々最適な膜厚
が設定できないという問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一導電型シリコン基板の一主面上に第１の絶縁膜を有
し、第１の絶縁膜の所定の領域に第１の導電膜を有し、
第１の導電膜をはさむ左右のシリコン基板に逆導電型の
第１の不純物領域を有し、第１の導電膜を覆う第２の絶
縁膜を有し、第２の絶縁膜上で第１の導電膜を覆い第１
の不純物領域上に延在する第２の導電膜を有し、第２の
導電膜をはさむ左右のシリコン基板に第１の不純物領域
よりも不純物濃度が高い逆導電型の第２の不純物領域を
有することを特徴とする。
一導電型シリコン基板の一主面上に第１の絶縁膜を有
し、第１の絶縁膜の所定の領域に第１の導電膜を有し、
第１の導電膜をはさむ左右のシリコン基板に逆導電型の
第１の不純物領域を有し、第１の導電膜を覆う第２の絶
縁膜を有し、第２の絶縁膜上で第１の導電膜を覆い第１
の不純物領域上に延在する第２の導電膜を有し、第２の
導電膜をはさむ左右のシリコン基板に第１の不純物領域
よりも不純物濃度が高い逆導電型の第２の不純物領域を
有することを特徴とする。
【０００７】本発明の半導体装置の製造方法は、一導電
型シリコン基板の一主面上に第１の絶縁膜と第２の導電
膜を順次形成する工程と、フォトエッチング法を用いて
第１の導電膜をパターンニングする工程と、全面に逆導
電型の不純物をイオン注入して第１の導電膜をはさむ左
右のシリコン基板に第１の不純物領域を形成する工程
と、第１の導電膜を覆う第２の絶縁膜を形成する工程
と、全面に第２の導電膜を形成する工程と、第１の導電
膜を覆い、第１の不純物領域上に延在するようにフォト
エッチング法を用いて第２の導電膜をパターンニングす
る工程と、全面に逆導電型の不純物をイオン注入して第
２の導電膜をはさむ左右のシリコン基板に第１の不純物
領域よりも不純物濃度が高い第２の不純物領域を形成す
る工程と、を有することを特徴とする。
型シリコン基板の一主面上に第１の絶縁膜と第２の導電
膜を順次形成する工程と、フォトエッチング法を用いて
第１の導電膜をパターンニングする工程と、全面に逆導
電型の不純物をイオン注入して第１の導電膜をはさむ左
右のシリコン基板に第１の不純物領域を形成する工程
と、第１の導電膜を覆う第２の絶縁膜を形成する工程
と、全面に第２の導電膜を形成する工程と、第１の導電
膜を覆い、第１の不純物領域上に延在するようにフォト
エッチング法を用いて第２の導電膜をパターンニングす
る工程と、全面に逆導電型の不純物をイオン注入して第
２の導電膜をはさむ左右のシリコン基板に第１の不純物
領域よりも不純物濃度が高い第２の不純物領域を形成す
る工程と、を有することを特徴とする。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例の縦断面図で
ある。
ある。
【００１０】Ｐ型シリコン基板１の表面上に例えば膜厚
１５ｎｍの酸化シリコンの第１の絶縁膜２を有し、第１
の絶縁膜２上の所定の領域に例えば膜厚２００ｎｍの燐
を１×１０20ｃｍ-3ドープした多結晶シリコンの第１の
導電膜３を有し、第１の導電膜３をはさむ左右のシリコ
ン基板１に、例えば深さ２００ｎｍで濃度２×１０18ｃ
ｍ-3の燐をドープした第１の不純物領域４ａ，４ｂを有
し、第１の導電膜３を覆うように例えば膜厚１０ｎｍ酸
化シリコンの第２の絶縁膜５を有し、第２の絶縁膜５上
で第１の導電膜３を覆い、第１の不純物領域４ａ，４ｂ
上に例えば２００ｎｍ延在する例えば膜厚１００ｎｍの
燐を１×１０20ｃｍ-3ドープした多結晶シリコンの第２
の導電膜６を有し、第２の導電膜６をはさむ左右に例え
ば深さ２５０ｎｍ，濃度１×１０20ｃｍ-3の砒素をドー
プした第２の不純物領域７ａ，７ｂを有する。
１５ｎｍの酸化シリコンの第１の絶縁膜２を有し、第１
の絶縁膜２上の所定の領域に例えば膜厚２００ｎｍの燐
を１×１０20ｃｍ-3ドープした多結晶シリコンの第１の
導電膜３を有し、第１の導電膜３をはさむ左右のシリコ
ン基板１に、例えば深さ２００ｎｍで濃度２×１０18ｃ
ｍ-3の燐をドープした第１の不純物領域４ａ，４ｂを有
し、第１の導電膜３を覆うように例えば膜厚１０ｎｍ酸
化シリコンの第２の絶縁膜５を有し、第２の絶縁膜５上
で第１の導電膜３を覆い、第１の不純物領域４ａ，４ｂ
上に例えば２００ｎｍ延在する例えば膜厚１００ｎｍの
燐を１×１０20ｃｍ-3ドープした多結晶シリコンの第２
の導電膜６を有し、第２の導電膜６をはさむ左右に例え
ば深さ２５０ｎｍ，濃度１×１０20ｃｍ-3の砒素をドー
プした第２の不純物領域７ａ，７ｂを有する。
【００１１】第１の不純物領域４ａ，４ｂおよび第２の
不純物領域７ａ，７ｂはソース領域およびドレイン領域
であり、第１の絶縁膜２はゲート酸化膜であり、第１の
導電膜３および第２の導電膜６は一部で電気的に接続さ
れており、ゲート電極であり、これらによってＭＯＳＦ
ＥＴが形成される。
不純物領域７ａ，７ｂはソース領域およびドレイン領域
であり、第１の絶縁膜２はゲート酸化膜であり、第１の
導電膜３および第２の導電膜６は一部で電気的に接続さ
れており、ゲート電極であり、これらによってＭＯＳＦ
ＥＴが形成される。
【００１２】図２は実施例の半導体装置に係わる製造方
法の主要工程における縦断面図である。図２および図１
を用いて本実施例の半導体装置の製造方法を説明する。
法の主要工程における縦断面図である。図２および図１
を用いて本実施例の半導体装置の製造方法を説明する。
【００１３】Ｐ型シリコン基板１の表面を酸化して例え
ば酸化シリコンの第１の絶縁膜２と例えば多結晶シリコ
ンの第１の導電膜３を形成し、熱拡散によって燐を第１
の導電膜３にドープし、フォトエッチング法を用いてパ
ターンニングして図２（ａ）に示す構造を得る。
ば酸化シリコンの第１の絶縁膜２と例えば多結晶シリコ
ンの第１の導電膜３を形成し、熱拡散によって燐を第１
の導電膜３にドープし、フォトエッチング法を用いてパ
ターンニングして図２（ａ）に示す構造を得る。
【００１４】次に全面に燐をイオン注入し、第１のイオ
ン不純物領域４ａ，４ｂを形成し、ＣＶＤ法によって例
えば酸化シリコンの第２の絶縁膜５と多結晶シリコンの
第２の導電膜６を順次形成し、熱拡散によって燐を第２
の導電膜６にドープして図２（ｂ）に示す構造を得る。
ン不純物領域４ａ，４ｂを形成し、ＣＶＤ法によって例
えば酸化シリコンの第２の絶縁膜５と多結晶シリコンの
第２の導電膜６を順次形成し、熱拡散によって燐を第２
の導電膜６にドープして図２（ｂ）に示す構造を得る。
【００１５】次に第２の導電膜６をフォトエッチング法
を用いてパターンニングし、全面に７ａ，７ｂを形成
し、図１に示す構造を得る。
を用いてパターンニングし、全面に７ａ，７ｂを形成
し、図１に示す構造を得る。
【００１６】図３は本発明の第２の実施例の縦断面図で
ある。本実施例は第１の導電膜３の下にのみ第１の絶縁
膜２を有している。また、第１の導電膜３の側面に、第
２の絶縁膜５と第２の導電膜６を隔てて例えば膜厚２０
０ｎｍの酸化シリコンの側壁８ａ，８ｂを有し、第２の
導電膜６の第２の絶縁膜５に接する部分は側壁８ａ，８
ｂに接する部分だけである。
ある。本実施例は第１の導電膜３の下にのみ第１の絶縁
膜２を有している。また、第１の導電膜３の側面に、第
２の絶縁膜５と第２の導電膜６を隔てて例えば膜厚２０
０ｎｍの酸化シリコンの側壁８ａ，８ｂを有し、第２の
導電膜６の第２の絶縁膜５に接する部分は側壁８ａ，８
ｂに接する部分だけである。
【００１７】製造方法は、第１の実施例で、第１の導電
膜３をフォトエッチング法を用いてパターンニングした
後、第１の導電膜３をマスクにして第１の絶縁膜２をエ
ッチングする。第２の導電膜６に燐をドープした後、例
えばＣＶＤ法で膜厚２００ｎｍの酸化シリコンを形成
し、酸化シリコンに異方性のエッチングを施して側壁８
ａ，８ｂを形成し、フォトエッチング法を用いて第２の
導電膜６をパターンニングする際、フォトレジストで側
壁８ａ，８ｂに囲われた領域のみ保護する。
膜３をフォトエッチング法を用いてパターンニングした
後、第１の導電膜３をマスクにして第１の絶縁膜２をエ
ッチングする。第２の導電膜６に燐をドープした後、例
えばＣＶＤ法で膜厚２００ｎｍの酸化シリコンを形成
し、酸化シリコンに異方性のエッチングを施して側壁８
ａ，８ｂを形成し、フォトエッチング法を用いて第２の
導電膜６をパターンニングする際、フォトレジストで側
壁８ａ，８ｂに囲われた領域のみ保護する。
【００１８】本実施例では、第１の不純物領域４ａ，４
ｂと第２の導電膜６とではさまれた絶縁膜は第２の絶縁
膜５のみであるので、ＭＯＳＦＥＴがＯＮ状態になった
とき、第１の不純物領域４ａ，４ｂの抵抗がより下げら
れる。また、第１の不純物領域４ａ，４ｂと第２の導電
膜６との重なりの幅は、側壁８ａ，８ｂの幅のみで決定
する為、第２の導電膜６をフォトエッチング法を用いて
パターンニングする際、マスク合わせの精度は直接第１
の不純物領域４ａ，４ｂと第２の導電膜６を重なりの幅
に影響しないという利点を有する。
ｂと第２の導電膜６とではさまれた絶縁膜は第２の絶縁
膜５のみであるので、ＭＯＳＦＥＴがＯＮ状態になった
とき、第１の不純物領域４ａ，４ｂの抵抗がより下げら
れる。また、第１の不純物領域４ａ，４ｂと第２の導電
膜６との重なりの幅は、側壁８ａ，８ｂの幅のみで決定
する為、第２の導電膜６をフォトエッチング法を用いて
パターンニングする際、マスク合わせの精度は直接第１
の不純物領域４ａ，４ｂと第２の導電膜６を重なりの幅
に影響しないという利点を有する。
【００１９】
【発明の効果】以上説明したように本発明は、第１の導
電膜や第２の導電膜をエッチングする際、それぞれ第１
の絶縁膜や第２の絶縁膜によってエッチングを止める
為、自然酸化膜で止めるよりもエッチングの余裕度が大
きいという効果を有する。例えば第１の絶縁膜を膜厚１
５ｎｍ第２の絶縁膜を膜厚１０ｎｍとすると、第１の導
電膜や第２の導電膜のエッチングの際、それぞれ５ｎｍ
ずつ膜厚が減少しても許容できる。自然酸化膜は０．５
〜１ｎｍなので同じ膜厚減少は許容できない。
電膜や第２の導電膜をエッチングする際、それぞれ第１
の絶縁膜や第２の絶縁膜によってエッチングを止める
為、自然酸化膜で止めるよりもエッチングの余裕度が大
きいという効果を有する。例えば第１の絶縁膜を膜厚１
５ｎｍ第２の絶縁膜を膜厚１０ｎｍとすると、第１の導
電膜や第２の導電膜のエッチングの際、それぞれ５ｎｍ
ずつ膜厚が減少しても許容できる。自然酸化膜は０．５
〜１ｎｍなので同じ膜厚減少は許容できない。
【００２０】また、第１の不純物領域上のゲート酸化膜
の膜厚は、第１の絶縁膜と第２の絶縁膜とによって決ま
るので、チャネル上のゲート酸化膜と異なる適当な膜厚
が設定できるという効果も有する。
の膜厚は、第１の絶縁膜と第２の絶縁膜とによって決ま
るので、チャネル上のゲート酸化膜と異なる適当な膜厚
が設定できるという効果も有する。
【００２１】第１の不純物領域上のゲート酸化膜の膜厚
を大きくすると、ゲート電極とソース，ドレイン領域と
の重なりの静電容量が小さくなり、第１の不純物領域上
のゲート酸化膜の膜厚を小さくすると、ＭＯＳＦＥＴが
ＯＮ状態になったとき、第１の不純物領域の抵抗が小さ
くなる。例えば、第１の不純物領域上のゲート酸化膜を
１５ｎｍ，チャネル上のゲート酸化膜を１０ｎｍとする
と、ゲート電極とソース，ドレイン領域との重なりの静
電容量は、第１の不純物領域上のゲート酸化膜の膜厚が
チャネル上のゲート酸化膜の膜厚と同じである場合と比
べ、空乏層を無視すると、６７％になる。
を大きくすると、ゲート電極とソース，ドレイン領域と
の重なりの静電容量が小さくなり、第１の不純物領域上
のゲート酸化膜の膜厚を小さくすると、ＭＯＳＦＥＴが
ＯＮ状態になったとき、第１の不純物領域の抵抗が小さ
くなる。例えば、第１の不純物領域上のゲート酸化膜を
１５ｎｍ，チャネル上のゲート酸化膜を１０ｎｍとする
と、ゲート電極とソース，ドレイン領域との重なりの静
電容量は、第１の不純物領域上のゲート酸化膜の膜厚が
チャネル上のゲート酸化膜の膜厚と同じである場合と比
べ、空乏層を無視すると、６７％になる。
【図１】本発明の第１の実施例を説明するための縦断面
図である。
図である。
【図２】本発明の第１の実施例の半導体装置に係わる製
造方法を説明するための主要工程における縦断面図であ
る。
造方法を説明するための主要工程における縦断面図であ
る。
【図３】本発明の第２の実施例を説明するための縦断面
図である。
図である。
【図４】従来のＬＤＤ構造のＭＯＳＦＥＴを説明するた
めの縦断面図である。
めの縦断面図である。
１ シリコン基板
２ 第１の絶縁膜
３ 第１の導電膜
４ａ，４ｂ 第１の不純物領域
５ 第２の絶縁膜
６ 第２の導電膜
７ａ，７ｂ 第２の不純物領域
８ａ，８ｂ 側壁
９ 自然酸化膜
Claims (2)
- 【請求項１】 一導電型シリコン基板の一主面上に第１
の絶縁膜を有し、 前記第１の絶縁膜上の所定の領域に第１の導電膜を有
し、 前記第１の導電膜をはさむ左右の前記シリコン基板に逆
導電型の第１の不純物領域を有し、 前記第１の導電膜を覆う第２の絶縁膜を有し、 前記第２の絶縁膜上で前記第１の導電膜を覆い、前記第
１の不純物領域上に延在する第２の導電膜を有し、 前記第２の導電膜をはさむ左右の前記シリコン基板に前
記第１の不純物領域よりも不純物濃度が高い逆導電型の
第２の不純物領域を有することを特徴とする半導体装
置。 - 【請求項２】 一導電型シリコン基板の一主面上に第１
の導電膜を順次形成する工程と、 フォトエッチング法を用いて前記第１の導電膜をパター
ンニングする工程と、 全面に逆導電型の不純物をイオン注入して前記第１の導
電膜をはさむ左右の前記シリコン基板に第１の不純物領
域を形成する工程と、 前記第１の導電膜を覆う第２の絶縁膜を形成する工程
と、 全面に第２の導電膜を形成する工程と、 前記第１の導電膜を覆い、前記第１の不純物領域上に延
在するようにフォトエッチング法を用いて前記第２の導
電膜をパターンニングする工程と、 全面に逆導電型の不純物をイオン注入して前記第２の導
電膜をはさむ左右の前記シリコン基板に前記第１の不純
物領域よりも不純物濃度が高い第２の不純物領域を形成
する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851191A JPH0536716A (ja) | 1991-07-29 | 1991-07-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851191A JPH0536716A (ja) | 1991-07-29 | 1991-07-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536716A true JPH0536716A (ja) | 1993-02-12 |
Family
ID=16225004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18851191A Pending JPH0536716A (ja) | 1991-07-29 | 1991-07-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536716A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001052873A (ja) * | 1999-06-04 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 電気光学装置及びその作製方法並びに電子装置 |
| JP2011008283A (ja) * | 1999-02-24 | 2011-01-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US9178177B2 (en) | 1999-06-04 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
-
1991
- 1991-07-29 JP JP18851191A patent/JPH0536716A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008283A (ja) * | 1999-02-24 | 2011-01-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2001052873A (ja) * | 1999-06-04 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 電気光学装置及びその作製方法並びに電子装置 |
| JP4730994B2 (ja) * | 1999-06-04 | 2011-07-20 | 株式会社半導体エネルギー研究所 | 電気光学装置及びその作製方法並びに電子装置 |
| US9178177B2 (en) | 1999-06-04 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and electronic device |
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