JPH113993A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH113993A JP9153979A JP15397997A JPH113993A JP H113993 A JPH113993 A JP H113993A JP 9153979 A JP9153979 A JP 9153979A JP 15397997 A JP15397997 A JP 15397997A JP H113993 A JPH113993 A JP H113993A
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Abstract

(57)【要約】 【課題】ＭＯＳトランジスタを含む半導体装置の製造方
法に関し、寄生容量、寄生抵抗を低減し高速化が図れ、
しかも微細化を容易にすること。 【解決手段】素子分離用酸化膜２に囲まれた半導体基板
１の素子領域に、素子分離用酸化膜２とは異なる材料よ
りなるマスクパターン４を形成する工程と、マスクパタ
ーン４の周囲の半導体基板１の表面ににゲート絶縁膜６
を形成する工程と、マスクパターン４の上とゲート絶縁
膜６の上に導電膜６を形成する工程と、導電膜７を異方
性エッチングしてマスクパターン４の両側にゲート電極
７ｇとして残す工程と、ゲート電極７ｇを形成した後
に、マスクパターン４を選択的に除去する工程と、ゲー
ト電極７ｇをマスクに使用して、ゲート電極７ｇ両側の
半導体基板１に不純物を導入してソース領域８ｂ及びド
レイン領域８ａを形成する工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳しくは、ＭＯＳトランジスタ
を含む半導体装置とその製造方法に関する。
【０００２】
【従来の技術】近年、情報化産業の発達により、より一
層の高集積、高速の情報処理が要求されており、この要
求を満たすためにはコンピューターの大容量化、高速化
が必須のものとなっている。そして、大容量化、高速化
を実現するためには高速動作かつ高集積化が可能なＬＳ
Ｉが必要であり、更には超微細で且つ高性能のトランジ
スタ素子が要求される。
【０００３】ＬＳＩを高集積化、高速化する為には、単
純に回路を構成するデバイスを微細化することが最も有
効で且つ明快な手法であり、現在のＭＯＳトランジスタ
においてはゲート長が０．３μｍ以下に縮小されようと
している。ここで、ゲート長とは、ゲート電極のうちの
ソースからドレイン方向への長さであり、以下の説明で
も同じである。また、ゲート長に沿ったソースからドレ
インへの長さを以下にチャネル長という。
【０００４】ところが、このゲート長を決めているゲー
ト電極の形成はフォトリソグラフィ及びエッチングの技
術に律速されており、ゲート長の縮小化の限界はレジス
ト露光装置、エッチング装置などの限界に委ねられてい
る。また、露光位置合わせ精度やできあがり幅のマージ
ン問題も抱えており、ＭＯＳトランジスタの安定な量産
化を図るには技術の熟成が必要となり、タイムリーな量
産化は困難となっている。
【０００５】ゲート長を小さくする方法として、酸化膜
パターンを形成し、ドープトポリシリコン膜を全体に成
長した後に、その酸化膜の側部に幅の狭いドープトポリ
シリコン膜をゲート電極として残し、ついで、その酸化
膜パターンを除去するといった技術が特開平７−２６３
６７７号公報に記載されている。この場合、その酸化膜
パターンを除去する際に、同じ酸化膜で形成され素子間
分離絶縁膜も同時にエッチングされることになり、素子
分離絶縁膜の縮小化によって適正な素子分離が行えなく
なる。
【０００６】ところで、そのような素子の微細化が実現
できたとしても、別の問題が生じてくる。それはデバイ
スの縮小化にもかかわらず、回路の電源電圧がユーザー
側の汎用性、且つＳ／Ｎ比のマージン確保等を考慮し
て、従来の一般的な値である５Ｖを維持しようとする傾
向にあり、そのため、デバイスの高電界化という問題が
浮上する。以下に、その問題について説明する。
【０００７】ＭＯＳトランジスタにおいて、電源電圧を
そのままにゲート長又はチャネル長を縮小すると、ドレ
イン層の近傍に発生する空乏層がソース層にまで達し、
ソース層の拡散電位を下げ、ソース／ドレイン間の接合
耐圧を低下させる。また、ゲート電極直下の半導体層の
チャネル領域にドレイン電界の影響が効き始めると、Ｍ
ＯＳトランジスタのチャネル領域での反転閾値電圧をゲ
ート電圧によって制御しにくくなり、ゲート電圧の閾値
電圧（Ｖth）が低下したり、閾値電圧以下でのデバイス
動作にかかわるサブスレッショルド特性の劣化が生じ
る。
【０００８】ゲート電極の下で半導体基板に広がる空乏
層を縮めるためには、ゲート電極の直下の半導体基板の
不純物濃度を高くし、更にはゲート酸化膜を薄くする方
法も採用されていてが、これられがさらに別な問題を生
むことになる。まず、半導体基板の不純物濃度を増加さ
せることはドレイン拡散層と半導体基板の間の濃度勾配
を急唆にし、ドレイン電界を更に増大させ、移動キャリ
アそのもののドリフト速度に影響を与え、キャリアの移
動度を減衰させてドレイン電流の低下を招く。更に、ド
レイン拡散層と基板の間にかかる高電界のエネルギーは
移動キャリアの平均エネルギーを上げ、ホットキャリア
を誘発させる。
【０００９】また、ゲート酸化膜の薄膜化はゲート酸化
膜自体にかかる実効的なゲート電界の増大を招き、ゲー
ト酸化膜の絶縁耐圧に大きな負荷をかけることになり、
ホットキャリア耐性等を低下させる。そこで、従来は、
そのような問題を解決するために、図１２(a) に示すよ
うに、ＭＯＳトランジスタのゲート電極101 を半導体基
板102 上にゲート絶縁膜103を介して形成した後に、浅
い低濃度の不純物拡散層104 を形成し、その後に、ゲー
ト電極101 の両側に絶縁性サイドウォール105 を形成
し、続いて、図１２(b)に示すように、ゲート電極101
及び絶縁性サイドウォール105 をマスクに使用して半導
体基板102 に深い高濃度の不純物拡散層106 を形成し、
それらの低濃度と高濃度の不純物拡散層104 ，106 によ
ってＬＤＤ（lightly doped drain ）構造のソース層10
7 とドレイン層108 を形成するようにしている。
【００１０】そして、そのようなＬＤＤ構造のドレイン
層108 によれば、ゲート電極101 に近い部分の不純物濃
度傾斜が小さくなってゲート電極101 近傍に局所的に集
中するドレイン電界が緩和されて、ホットキャリア耐性
が向上する。
【００１１】
【発明が解決しようとする課題】しかしながら、ドレイ
ン層108 にＬＤＤ構造を形成する場合には、一般にゲー
ト電極101 の両側に絶縁性サイドウォール105 を同時に
形成する工程を経るために、その製造工程からソース層
107 の端部にも低濃度の不純物拡散層104 が付与される
ことにとなる。
【００１２】従って、ソース層107 における低濃度の不
純物拡散層104 は、ＭＯＳトランジスタの寄生容量や寄
生抵抗を増加させる原因となり、トランジスタ性能を低
下させることになる。つまり、ＬＤＤ構造を採用した従
来のＭＯＳトランジスタにおいては、高電界化を抑制し
且つ高性能のトランジスタ性能の両立を達成する事は困
難なものであった。
【００１３】本発明の目的は、寄生容量、寄生抵抗を低
減し高速化が図れ、しかも微細化が容易なＭＯＳトラン
ジスタを有する半導体装置と、ＭＯＳトランジスタのゲ
ート電極形成の後のマスクの除去の際に素子分離絶縁膜
の薄膜化を抑制する半導体装置の製造方法を提供するこ
とである。
【００１４】
【課題を解決するための手段】
（１）上記した課題は、図１に例示するように、素子分
離絶縁膜２に囲まれた半導体基板１の素子領域に、該素
子分離絶縁膜２とは異なる材料よりなるマスクパターン
４を形成する工程と、前記マスクパターン４の周囲の前
記半導体基板１の表面にゲート絶縁膜６を形成する工程
と、前記マスクパターン４の上と前記ゲート絶縁膜６の
上に導電膜６を形成する工程と、前記導電膜７を異方性
エッチングして前記マスクパターン４の両側にゲート電
極７ｇとして残す工程と、前記ゲート電極７ｇを形成し
た後に、前記マスクパターン４を選択的に除去する工程
と、前記ゲート電極７ｇをマスクに使用して、前記ゲー
ト電極７ｇ両側の前記半導体基板１に不純物を導入して
ソース領域８ｂ及びドレイン領域８ａを形成する工程と
を有することを特徴とする半導体装置の製造方法によっ
て解決する。この場合、前記マスクパターン４は、シリ
コン窒化膜又は金属膜の成長とパターニングを経て形成
され、前記素子分離絶縁膜２はシリコン酸化膜の成長に
よって形成されることを特徴とする。
【００１５】その半導体装置の製造方法において、前記
導電膜７は、半導体を形成した後に該半導体に不純物を
導入することによって形成されるか、不純物を含む半導
体を成長することによって形成されるか、又は金属の成
長によって形成されるかのいずれかであることを特徴と
する。上記した半導体装置の製造方法において、前記マ
スクパターン４を形成する前に、前記素子形成領域Ａを
囲む素子分離絶縁膜２を前記半導体基板１の上に形成す
る工程を有し、かつ前記マスクパターン４は前記素子分
離絶縁膜２の上に乗り上げていることを特徴とする。 （２）上記した課題は、図３に示すように、半導体基板
１の素子領域Ａにマスクパターン４を形成する工程と、
前記マスクパターン４の周囲の前記半導体基板１の表面
にゲート絶縁膜６を形成する工程と、前記マスクパター
ン４の上と前記ゲート絶縁膜６の上に導電膜７を形成す
る工程と、前記導電膜７を異方性エッチングすることに
よって前記導電膜７を前記マスクパターン４の側部にゲ
ート電極７ｇとして残す工程と、前記マスクパターン４
及び前記ゲート電極７ｇに覆われない領域の前記半導体
基板１内に不純物を導入することにより低濃度不純物導
入領域１５ａ，１５ｂを形成する工程と、前記マスクパ
ターン４の側部に隣接する前記ゲート電極７ｇのさらに
側部に絶縁性サイドウォール１６を形成する工程と、ン
前記マスクパターン４を前記半導体基板１から選択的に
除去する工程と、前記絶縁性サイドウォール１６及び前
記ゲート電極７ｇに覆われない領域の前記半導体基板１
に不純物を導入して高濃度不純物導入領域１８ａを形成
する工程とを有することを特徴とする半導体装置の製造
方法によって解決する。
【００１６】この場合、前記マスクパターン４は、前記
絶縁性サイドウォール１６とは異なる材料により形成さ
れていることを特徴とする。また、その半導体装置の製
造方法において、前記導電膜７は、半導体を形成した後
に該半導体に不純物を導入することによって形成される
か、不純物を含む半導体を成長することによって形成さ
れるか、又は金属の成長によって形成されるかのいずれ
かであることを特徴とする。
【００１７】また、その半導体装置の製造方法におい
て、前記マスクパターン４を形成する前に、前記素子形
成領域Ａを囲む素子分離絶縁膜２を前記半導体基板１の
上に形成する工程を有し、かつ前記マスクパターン４は
前記素子分離絶縁膜２の上に乗り上げていることを特徴
とする。そのマスクパターン４は前記素子分離絶縁膜２
とは異なる材料によって形成されていることを特徴とす
る。
【００１８】また、上記した課題は、図３(d) に示すよ
うに、半導体基板１と、前記半導体基板１の上にゲート
絶縁膜６を介して形成されたゲート電極７ｇと、前記ゲ
ート電極７ｇの一側方の前記半導体基板１に形成された
低濃度不純物領域１５ａと高濃度不純物領域１７ａから
なるＬＤＤ構造の第１の不純物導入領域１８ａと、前記
ゲート電極７ｇの他側方の前記半導体基板１に形成され
た高濃度不純物領域１７ｂのみからなる単一構造の第２
の不純物導入領域１７ｂとを有することを特徴とする半
導体装置によって解決する。 （３）上記した（１）と（２）の半導体装置の製造方法
において、図５、図６(a) に例示するように、前記導電
膜７を異方性エッチングする前に、前記素子分離絶縁膜
上で前記マスクパターン４の両側部に繋がるレジストパ
ターン２０を形成する工程と、前記素子分離絶縁膜２の
上に形成される前記導電膜７を異方性エッチングする際
には、図８(b) に示すように、前記レジストパターン２
０の下の前記導電膜７のエッチングを防止することによ
って前記レジストパターン２０の下に残った前記導電膜
４をコンタクトパッド７ｂとして残す工程とを有するこ
とを特徴とする。
【００１９】上記した（１）と（２）の半導体装置の製
造方法において、図９に示すように、前記導電膜７を異
方性エッチングする前に、前記素子分離絶縁膜上で前記
マスクパターン４の両側部に別々に繋がる第一及び第二
のレジストパターンを形成する工程と、前記導電膜７を
エッチングする際には前記第一及び第二のレジストパタ
ーンにより前記導電膜７のエッチングを防止することに
よって前記第一及び第二のレジストパターンの下に残っ
た２つの前記導電膜７を第一及び第二のコンタクトパッ
ドとして残す工程と、前記ゲート電極７ｇを前記マスク
パターン４の外周面に沿って形成した後に、図１０に例
示するように、前記ゲート電極７ｇのうち前記第一及び
第二のコンタクトパッドに接続されない側を分離する工
程とを有することを特徴とする。 （４）上記した課題は、図３(d) に例示するように、半
導体基板１と、前記半導体基板１の上にゲート絶縁膜６
を介して形成された第一のゲート電極７ｇと、延期第一
のゲート電極７ｇと離れて前記半導体基板１の上にゲー
ト絶縁膜６を介して形成された第二のゲート電極７ｇ
と、前記第一のゲート電極７ｇと前記第二のゲート電極
７ｇの互いに対向しない側の前記半導体基板１の２つの
領域にそれぞれ形成された低濃度不純物領域１５ａ，１
５ｂと高濃度不純物領域１７ａ，１７ｃからなるＬＤＤ
構造の第１及び第２の不純物導入領域１８ａ，１８ｂ
と、前記第１のゲート電極７ｇと前記第２のゲート電極
７ｇの間の領域の前記半導体基板１に形成された高濃度
不純物領域１７ｂのみからなる第三の不純物導入領域１
７ｂとを有することを特徴とする半導体装置によって解
決する。この場合、図１０(a) に示すように、コンタク
トパッドに接続されない端部では前記第一のゲート電極
７ｇと前記第一のゲート電極７ｇは対外に繋がっている
ことを特徴とする。さらに、図１０(b) に示すように、
前記第一のゲート電極７ｇと前記第二のゲート電極７ｂ
はそれらの一端または両端で電気的に分離されているこ
とを特徴とする。
【００２０】次に、本発明の作用について説明する。本
発明によれば、素子分離絶縁膜に囲まれた半導体基板の
領域にマスクパターンを形成し、そのマスクパターンと
その周囲を覆う導電膜を形成した後に、略垂直方向の異
方性エッチングにより導電膜をマスクパターンの側部に
残し、その側部に残った導電膜をゲート電極として使用
するようにしている。
【００２１】そのゲート電極の幅、即ちゲート長は導電
膜の膜厚によって決まるので、ゲート電極の幅は容易に
制御されることになる。これにより、ＭＯＳトランジス
タは微細化される。そのような方法によるゲート電極の
形状は露光限界によらず、０．３μｍ以下の安定したゲ
ート長を実現でき、しかも量産性に適しており、信頼性
が向上する。
【００２２】そのマスクパターンは、素子分離絶縁膜と
は異なる材料から形成されているので、マスクパターン
を選択的にエッチングするとともに素子分離絶縁膜のエ
ッチング量を抑制することが容易となり、素子分離絶縁
膜の縮小化が防止される。また、マスクパターンを除去
する前に、マスクパターンとゲート電極に覆われない半
導体基板の領域に低濃度不純物導入領域を形成し、その
後に、ゲート電極の一方の側部に絶縁性サイドウォール
を形成し、さらにゲート電極及び絶縁性サイドウォール
をマスクにして半導体基板に不純物を導入してゲート電
極及び絶縁性サイドウォールに覆われない半導体基板の
領域に高濃度不純物導入層領域を形成しているので、ゲ
ート電極の一側方の不純物導入ドレイン層がＬＤＤ構造
となり、他側方の不純物導入ソース層がシングル構造と
なる。
【００２３】このようにソース層のうちのゲート電極寄
りの端部の低濃度不純物導入領域を省略すると、ソース
・ドレイン間の距離が小さくなって半導体素子の高集積
化に寄与し、しかも、ソース・ドレイン間の寄生抵抗が
減り、且つソース層の表面積が小さくなってソース寄生
容量が減ることになってトランジスタ特性が向上する。
一方、ドレイン層はＬＤＤ構造となるので、ドレイン端
におけるホットキャリア発生は抑制される。また、ソー
ス層の低濃度不純物導入領域を省略した分だけＬＤＤ構
造のドレイン層の低濃度不純物導入領域を延ばすことが
でき、これによってドレイン層の電界集中をより緩和さ
れる。
【００２４】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。 （第１の実施の形態）図１(a) 〜図１(e) は、本発明の
第１実施形態の半導体装置の製造工程を示す断面図であ
る。
【００２５】まず、図１(a) に示す状態に至るまでの工
程を説明する。ホウ素のようなｐ型不純物を含有した抵
抗１０Ω・ｃｍのシリコン基板（半導体基板）１の主面
をＬＯＣＯＳ法により熱酸化することによって、能動素
子領域Ａを囲む位置に膜厚３５０nmのフィールド酸化膜
（素子分離絶縁膜）２を形成する。その主面は、シリコ
ン基板１の（１００）面とする。
【００２６】その後に、シリコン基板１の能動素子領域
Ａの表面を熱酸化してSiO2よりなる膜厚１０nmの保護膜
３を成長する。続いて、保護膜３及びフィールド酸化膜
２の上にマスク用膜４をＣＶＤ法によって１００nmの厚
さに成長する。この場合のマスク用膜４は、シリコン基
板１の酸化を防止するとともに、フィールド酸化膜２及
び後述する導電膜（７）と異なる材料であれば、特に限
定されるものではなく、SiO2以外の絶縁膜又は金属であ
る。本実施形態では、マスク用膜４として窒化シリコン
（Si3N4 ）を適用した場合を例に挙げて説明している。
【００２７】次に、マスク用膜４の上にレジストを塗布
し、これを露光、現像して能動素子領域Ａのほぼ中央を
横切ってフィールド酸化膜２に乗り上げる短冊形の第一
のレジストパターン５を形成する。続いて、マスク用膜
４のうち第一のレジストパターン５に覆われない部分を
リン酸を用いるエッチングによって除去する。これによ
り、マスク用膜４をシリコン基板１の能動素子領域Ａ中
央を通る幅０．５μｍ、長さ５〜６μｍの短冊形状にす
る。
【００２８】第一のレジストパターン５を除去した後の
マスク用膜４の端部は、図２(a) の斜視図に示すよう
に、フィールド酸化膜２に乗り上げた状態になってい
る。なお、パターニングされたマスク用膜４を以下にマ
スクパターンという。次に、マスクパターン４に覆われ
ていない部分の保護膜３を希釈フッ酸を用いて除去す
る。続いて、図１(b) に示すように、マスクパターン４
に覆われていない部分のシリコン基板１の表面を再び熱
酸化して膜厚５nmのSiO2よりなるゲート酸化膜（ゲート
絶縁膜）６を形成する。
【００２９】さらに、マスクパターン４、ゲート酸化膜
６及びフィールド酸化膜２を覆う多結晶シリコン膜７を
ＣＶＤ法により１００nmの厚さに形成する。続いて、加
速エネルギー４０keV 、ドーズ量４×１０15atoms/cm2
の条件で、燐を多結晶シリコン膜７にイオン注入するこ
とによって多結晶シリコン膜７を導電膜に変える。次
に、フィールド酸化膜２の上において、マスクパターン
４に隣接する領域の上方の位置に第二のレジストパター
ン（不図示）を形成し、この第二のレジストパターンに
よって多結晶シリコン膜７を部分的に覆う。その詳細に
ついては、第３の実施の形態において詳述する。
【００３０】その後に、エッチングガスとして三塩化ホ
ウ素（BCl3）と塩酸（Cl2 ）を用いる反応性イオンエッ
チング（ＲＩＥ）によって多結晶シリコン膜７をほぼ垂
直方向に異方性エッチングし、これにより図１(c) に示
すように、マスクパターン４の外周側面と第二のレジス
トパターンの下に多結晶シリコン膜７が残るようにす
る。
【００３１】マスクパターン４の側面に残った多結晶シ
リコン膜７を以下に導電性サイドウォールと呼び、この
導電性サイドウォールの底面の幅Ｗは、多結晶シリコン
膜７の膜厚により自己整合的にほぼ決定され、マスクパ
ターン４上の多結晶シリコン膜７の膜厚とほぼ同じ値で
ある約１００nmとなる。また、上記した条件で配置され
た第二のレジストパターンの下の多結晶シリコン膜７は
導電性サイドウォール７ａに接続することになる。第二
のレジストパターンの下の多結晶シリコン膜７は、図２
(b) に示すように、導電性サイドウォール７ａに繋がる
配線コンタクトパッド７ｂとして利用される。
【００３２】このような多結晶シリコン膜７のパターニ
ングを終えた後に、リン酸を用いたウェットエッチング
によってマスクパターン４を選択的に除去すると、図１
(d)に示すような状態となる。能動素子領域Ａに残った
導電性サイドウォール７ａは、ＭＯＳトランジスタのゲ
ート電極７ｇとして使用され、そのゲート電極７ｇの上
面は傾斜することになる。ゲート電極７ｇのゲート長は
ゲート電極７ｇの底面の幅Ｗに等しく、約１００nmとな
って超微細な安定した形状が得られる。
【００３３】その状態の斜視図を示すと図２(c) のよう
になり、２つのゲート電極７ｇの一端は１つの配線コン
タクトパッド７ｂに接続されているが、その他端は分離
してもよいし、ループ状に繋がっていてもよい。なお、
マスクパターン４が除去された領域には保護膜３が露出
するが、その保護膜４を除去した後に再び熱酸化してシ
リコン酸化膜を形成してもよい。
【００３４】次に、ゲート電極７ｇ及びフィールド酸化
膜２をマスクにして、能動素子領域Ａにあるシリコン基
板１にｎ型不純物をイオン注入して２つのゲート電極７
ｇにより分割された３つの領域に不純物導入領域８ａ〜
８ｃを形成する。ｎ型不純物として砒素、燐などがあ
る。例えば砒素を用いる場合には、イオン注入条件につ
いて加速エネルギーを１０keV 、ドーズ量を１．０×１
０15atoms/cm2 とする。この場合のイオン注入の角度
は、シリコン基板１の（１００）面に対して９０°の角
度、即ち垂直方向とする。これは、ゲート電極７ａ直下
への不純物の注入をできるだけ防止するためである。
【００３５】そのイオン注入に続いて窒素雰囲気、温度
１０００℃で２秒間の加熱パルスを不純物導入領域８ａ
〜８ｃに加えることによってその不純物導入領域８ａ〜
８ｃを活性化する。２つのゲート電極７ｇの間に存在す
る１つの不純物導入領域８ｂをソース層とする場合に
は、外側の２つの不純物導入領域８ａ，８ｃはドレイン
層となる。その逆に２つのゲート電極７ｇの間の１つの
不純物導入領域８ｂをソース層として使用する場合に
は、外側の２つの不純物導入領域８ａ，８ｃはドレイン
層となる。
【００３６】次に、図１(e) に示すように、全体にプラ
ズマＣＶＤによってSiO2よりなる層間絶縁膜９を形成す
る。これに続いて、層間絶縁膜９をパターニングして３
つの不純物導入領域８ａ〜８ｃの上にそれぞれコンタク
トホール９ａ〜９ｃを形成する。次に、膜厚２０nmのチ
タン（Ti）層１０を層間絶縁膜９の上とコンタクトホー
ル９ａ〜９ｃの中にスパッタリングにより形成する。続
いて、Ti層１０の上に膜厚１００nmの窒化チタン（TiN)
層１１と、膜厚１５０nmのタングステンよりなるブラン
ケット１２をスパッタリングにより順に形成する。
【００３７】さらに、フォトリソグラフィー技術によっ
てTi層１０、TiN 層１１及びブランケット１２をパター
ニングして、３つの不純物導入領域８ａ〜８ｃに個々に
接続される３つの引出電極１３ａ〜１３ｃを形成する。
中央の不純物導入領域８ｂをソースとする場合にはその
上の引出電極１３ｂをソース電極とし、その両側の２つ
の不純物導入領域８ａ、８ｃをドレインとする場合には
それらの上の２つの引出電極１３ａ，１３ｃをドレイン
電極として使用する。
【００３８】ところで、上記した説明では、ゲート電極
７を構成する材料として不純物を含む多結晶シリコンを
用いたが、半導体に不純物を含ませた材料であってもよ
いし、金、タングステン、チタンなどの金属であっても
よい。金属とする場合には、成膜後に不純物をドープす
る手間が省ける。以上のような工程を経て形成されたＭ
ＯＳトランジスタのゲートは、能動素子領域Ａにおいて
２つのゲート電極７ｇを有するいわゆるデュアルゲート
構造となり、実効的なそのゲート長は０．２μｍとな
る。
【００３９】そのゲート電極７ｇは、導電膜の異方性エ
ッチングによってマスクパターン４の側部に残した導電
性サイドウォール７ａから構成されているので、その導
電膜の膜厚制御によってゲート電極７ｇのゲート長Ｗを
容易に制御することができ、０．１μｍよりも狭い幅、
例えば７０nm、５０nm程度まで小さくすることができ
る。これにより、そのようなＭＯＳトランジスタを有す
るＬＳＩの集積度を向上することが可能になり、しか
も、ソース・ドレイン間の距離を短くして寄生抵抗を低
減することができる。
【００４０】また、上記した説明では、マスクパターン
４をフィールド酸化膜２とは異なる材料によって形成し
ているので、マスクパターン４を除去する際にはフィー
ルド酸化膜２の膜減り及び縮小化が防止される。 （第２の実施の形態）本実施の形態では、ＬＤＤ構造ド
レインとＬＤ層を省略したソース層とを有するＭＯＳト
ランジスタの製造工程について説明する。
【００４１】まず、図１(a) 〜図１(c) に示す工程に沿
って、能動素子領域Ａにストライプ状のマスクパターン
４を形成した後に、その両側に導電性サイドウォール７
ａを形成し、そして、このサイドウォール７ａをＭＯＳ
トランジスタのゲート電極７ｇとして使用する。さら
に、そのサイドウォール７ａの形成と同時にフィールド
酸化膜２の上に配線コンタクトパッド７ｂを形成する。
ここまでの工程は、第１の実施形態と同じであるので、
その詳細は省略する。
【００４２】次に、図３(a) に示すように、ゲート電極
７ｇとマスクパターン４をイオン注入防止用マスクとし
て使用してシリコン基板１の能動素子領域Ａに燐をイオ
ン注入する。その燐イオン注入の条件に関しては、加速
エネルギーを２０keV 、ドーズ量を１×１０13atoms/cm
2 とするとともにシリコン基板１の主面に垂直の方向か
ら数度傾けて４つの方向から燐を注入する。
【００４３】これによって、２つのゲート電極７ｇのう
ちのマスクパターン４に隣接しない側の領域のシリコン
基板１には第一及び第二の低濃度不純物導入領域１５
ａ，１５ｂが形成される。その斜視図は図４(a) に示す
ようである。その後に、全体にSiO2膜をＣＶＤにより４
０nmの厚さに成長した後に、このSiO2膜を垂直方向にＲ
ＩＥ法によりエッチングし、これにより第一及び第二の
低濃度不純物導入領域１５ａ，１５ｂのそれぞれの上に
存在する２つのゲート電極７ｇの側面にのみSiO2膜が残
る。そして、図３(b) に示すように、２つのゲート電極
７ｇの一側に残ったSiO2膜を以下に絶縁性サイドウォー
ル１６という。この絶縁性サイドウォール１６の幅Ｔは
SiO2膜の膜厚値とほぼ同じとなる。
【００４４】次に、リン酸溶液を用いてマスクパターン
４を除去することにより、２つのゲート電極７ｇの間の
保護膜３を露出させる。続いて、図３(c) に示すよう
に、絶縁性サイドウォール１６とゲート電極７ｇをマス
クに使用し、これにより２つのゲート電極７ｇのそれぞ
れの両側のシリコン基板１に砒素をイオン注入して、第
一、第二及び第三の高濃度不純物導入領域１７ａ〜１７
ｃを形成する。その砒素イオン注入の加速エネルギーを
１０keV 、ドーズ量を１×１０15 atoms/cm2とするとと
もに、砒素イオンの注入方向を基板面に対して垂直とす
る。
【００４５】これにより、ゲート電極７ｇの側方のうち
第一及び第二の低濃度不純物導入領域１５ａ，１５ｂは
それぞれ第一及び第三の高濃度不純物導入領域１７ａ，
１７ｃに重なって、ＬＤＤ構造の第一及び第二のドレイ
ン層１８ａ，１８ｂとなる。また、能動素子領域Ａにお
いて２つのゲート電極７ｇの間ではＬＤ（lightly dope
d ）領域が存在しない第二の高濃度不純物導入領域１７
ｂだけのシングル構造のソース層が形成されることにな
る。
【００４６】この後に、シリコン基板１を窒素雰囲気中
に置いて温度１０００℃、２秒間でパルス加熱し、これ
により第一、第二の低濃度不純物導入領域１５ａ，１５
ｂと第一〜第三の高濃度不純物導入領域１７ａ〜１７ｃ
を活性化する。その活性化後のシリコン基板１の素子形
成領域Ａとその周辺での斜視図を示すと図４(b) のよう
になる。
【００４７】次に、全体にプラズマＣＶＤによってSiO2
よりなる層間絶縁膜９を形成し、続いて、層間絶縁膜９
をパターニングしてソース層１７ｂ、ドレイン層１８
ａ，１８ｂの上にそれぞれコンタクトホール９ａ〜９ｃ
を形成する。さらに、第１実施形態と同様にしてソース
層１７ｂ上のコンタクトホール９ｂを通るソース電極１
３ｂを形成するとともに、ドレイン層１８ａ，１８ｂ上
のコンタクトホール９ａ，９ｃを通るドレイン電極１３
ａ，１３ｃを形成する。
【００４８】ところで、上記したような工程によれば、
第１実施形態と同様にゲート電極７ｇのゲート長の制御
が容易になる。しかも、上記した製造工程に従えば、ゲ
ート電極７ｇの一側方のドレイン層１８ａ，１８ｂだけ
をＬＤＤ構造にし、他側のソース層１７ｂをシングル構
造にすることが容易となる。しかも、ゲート電極７ｇを
０．１μｍ又はそれ以下にすることが容易になる。
【００４９】したがって、以上のような工程によって形
成されたＭＯＳトランジスタはゲート電極７ｇのゲート
幅の縮小化によって超微細化されることになる。そし
て、そのドレイン層１８ａ，１８ｂとその周辺の電界の
傾斜はＬＤＤ構造によって緩やかになり、ホットキャリ
アの発生が抑制される。また、ソース層１７ｂはＬＤＤ
構造を有しないために、ソース層１７ｂとドレイン層１
８ａ，１８ｂの間のチャネル領域の抵抗の上昇が抑制さ
れ、しかもソース層１７ｂの面積が減って寄生容量も小
さくなるので、素子を微細化してもオン電流の低下が抑
制されてトランジスタの回路性能の低下が防止される。
【００５０】なお、マスクパターン４をフィールド酸化
膜２とは異なる材料によって形成しているので、マスク
パターン４を除去する際にはフィールド酸化膜２の膜減
りや縮小化が防止される。しかも、マスクパターン４を
絶縁性サイドウォール１６とは異なる材料によって形成
しているので、マスクパターン４を除去する際に絶縁性
サイドウーオル１６が消滅することはない。
【００５１】その絶縁性サイドウォール１６の材料とし
ては、SiO2の他にSiONを用いてもよい。なお、リン酸に
よるSi3N4 膜のエッチングレートを１とした場合に、リ
ン酸によるSiON膜のエッチングレートはその１／１０
倍、SiO2膜のエッチングレートはその１／１００倍以下
とすることができる。一方、フッ酸によるSiO2膜のエッ
チングレートを１とした場合に、フッ酸によるSiON膜の
エッチングレートはその１／１０倍、Si3N4 膜のエッチ
ングレートはその１／１００倍以下とすることができ
る。
【００５２】また、絶縁性サイドウーオル１６の一方の
側部に更に別な絶縁性サイドウォールを形成して濃度の
異なる複数の低濃度不純物導入領域を形成してもよい。 （第３の実施の形態）上記した第１及び第２の実施の形
態において、フィールド酸化膜２上で２つのゲート電極
７ｇに接続される配線コンタクトパッドの形成について
以下に説明する。
【００５３】第１の例として、図２(b) に示した配線コ
ンタクトパッド７ｂの形成工程を説明する。まず、第１
実施形態で述べたようにマスクパターン４を多結晶シリ
コン膜７によって覆った後に、図５、図６(a) に示すよ
うにフィールド酸化膜２の上のマスクパターン４の一部
に重なる位置に第二のレジストパターン２０を形成す
る。なお、図５は第二のレジストパターン２０とマスク
パターン４を上から見た平面図、図６(a) はその斜視断
面図である。
【００５４】この場合、マスクパターン４と第二のレジ
ストパターン２０は、ストライプ状のマスクパターン４
の長手方向に対して１．０μｍ以上に重なるように予め
設計することによって、第二のレジストパターン２０に
通常の位置ずれが生じても第二のレジストパターン２０
はマスクパターン４から完全に外れない。次に、第二の
レジストパターン２０をマスクにして多結晶シリコン膜
７を異方性エッチングした後に、第二のレジストパター
ン２０を除去すると、第二のレジストパターン２０の下
に残った多結晶シリコン膜７は図６(b) に示すような矩
形状になる。この矩形状の多結晶シリコン膜７は、上記
した実施形態で説明したような配線コンタクトパッド７
ｂとなる。この配線コンタクトパッド７ｂは、図６(b)
の破線で囲むようにゲート電極７ｇに重なる部分で突起
が生じるが、この突起は第二のレジストパターン２０と
配線コンタクトパッド７ｂが重なることによって発生し
たものであり、これによって配線コンタクトパッドとの
接続が確実になっている。
【００５５】このように第二のレジストパターン２０を
マスクパターン４の端部に重ならせることは好ましいこ
とであるが、次の示す程度の第二のレジストパターン２
０の位置ずれは許容される。即ち、図７の平面図と図８
(a) の斜視図に示すように、第二のレジストパターン２
０とマスクパターン４とが、多結晶シリコン膜７の膜厚
値よりも小さいギャップＧで離れている場合には、少な
くとも配線コンタクトパッド７ｂとゲート電極７ｇとの
接続は一応確保される。
【００５６】これは、図８(b) に示すように、多結晶シ
リコン膜７が垂直方向にエッチングされることにより、
マスクパターン４の両側部に残る多結晶シリコンシリコ
ン膜７、即ち導電性サイドウォール７ａが配線コンタク
トパッド７ｂと第二のレジストパターン２０の間にも残
り、これによりゲート電極７ｇと配線コンタクトパッド
７ｂが接続するからである。
【００５７】ところで、図９に示すように、２つに分割
した配線コンタクトパッド７ｄ，７ｅを形成して、これ
らを２つのゲート電極７ｇに別々に接続するような構造
を採用してもよく、この場合には、２つのＭＯＳトラン
ジスタは図１(e) 、図３(d)に示すように１つの不純物
導入領域８ｂ，１７ｂを共通にして互いに並列に接続さ
れる状態となっている。それらの２つの配線コンタクト
パッド７ｄ．７ｅを形成するためには、図５に示すよう
に、レジストパターン２０を一点鎖線で示す部分で予め
２分割して第一及び第二のレジストパターン２０ａ，２
０ｂとする必要がある。
【００５８】ただし、能動素子領域Ａにおける２つのＭ
ＯＳトランジスタのそれぞれのゲート電極７ｇは、形成
直後の状態では図１０(a) に示すように、配線コンタク
トパッド７ｂと反対側の端部で繋がることになる。この
構造は、第１及び第２実施形態で示したように、デュア
ルゲート構造に適用される。これは、短冊形のマスクパ
ターン４の周囲に沿って導電性サイドウォール７ａが形
成されるからである。
【００５９】そこで、図９に示すような構造を採用する
場合には、ゲート電極７ｇのうち配線コンタクトパッド
７ｄ，７ｅに接続されない側のゲート電極７ｇの端部を
図１０(b) に示すように分断する必要がある。なお、１
つのＭＯＳトランジスタで２つのゲート電極を有する構
造、即ち、デュアルゲート構造を採用する場合には、ゲ
ート電極の分離のためのパターニングはあってもよい
し、なくてもよい。
【００６０】また、図４(b) に示すようなＬＤＤ構造を
有するＭＯＳトランジスタにおいても、一点鎖線の部分
で配線コンタクトパッド７ｂを２分割して、これらを２
つのゲート電極７ｇのそれぞれに個々に接続するように
してもよい。 （第４の実施形態）上記した実施形態では、ゲート電極
を形成する際に、能動素子領域Ａの中央を通る短冊形の
マスクパターン４を用いたが、その中央を通る開口を有
する形状にしてもよい。
【００６１】例えば、図１１(a) に示すように、能動素
子領域Ａの中央を通る領域に開口部２１ａを有する窒化
シリコンよりなるマスクパターン２１を形成する。その
マスクパターン２１はフィールド酸化膜２の上で配線コ
ンタクトパッドを形成する領域とその周囲でフィールド
酸化膜２を露出するような平面形状にしておく必要があ
る。
【００６２】この後に、開口部２１ａを通して保護膜３
を除去し、再びその領域を熱酸化してゲート酸化膜（ゲ
ート絶縁膜）２２を形成する。次に、全体に多結晶シリ
コン膜を形成し、この多結晶シリコン膜に不純物を導入
した後に、多結晶シリコン膜をＲＩＥ法によって垂直方
向に異方性エッチングを行う。これにより、図１１(b)
に示すように、マスクパターン２１の開口部２１ａの内
側面に導電性サイドウォール２３ｇを形成する。このサ
イドウォール２３ｇは、素子形成領域Ａにおいてゲート
電極として適用される。続いて、マスクパターン２１を
リン酸溶液によって除去する。
【００６３】次に、図１１(d) に示すように、ゲート電
極２３ｇの両側方のシリコン基板１にソース、ドレイン
形成用の不純物をイオン注入して不純物導入領域２４ａ
〜２４ｃを形成する。ついで、結晶回復及び不純物活性
化のために１０００℃程度の窒素雰囲気中でシリコン基
板１をアニールする。そのイオン注入条件は第１実施形
態に示す不純物導入領域８ａ〜８ｃと同じ条件とする。
【００６４】さらに、図１１(e) に示すように、層間絶
縁膜９を形成し、コンタクトホールを形成した後に、そ
のコンタクトホールを通して不純物導入層２４ａ〜２４
ｃに接続する電極１３ａ〜１３を形成する。なお、図１
１(a) 〜図１１(e) において、図１と同じ符号は、同じ
要素を示している。また、配線コンタクトパッドは、第
３実施例と同様にして形成される。
【００６５】このような工程を経て形成されたゲート電
極２３ｇは、第１実施形態と同様に０．１μｍ或いはそ
れ以下のゲート長を得ることができる。しかも、マスク
パターン２１の材料をフィールド酸化膜、ゲート電極の
各材料と異ならせているのでマスクパターンの除去が容
易になる。
【００６６】
【発明の効果】以上述べたように本発明によれば、素子
分離絶縁膜に囲まれた半導体基板の領域にマスクパター
ンを形成し、そのマスクパターンとその周囲を覆う導電
膜を形成した後に、略垂直方向の異方性エッチングによ
り導電膜をマスクパターンの側部に残し、その側部に残
った導電膜をゲート電極として使用するようにしている
ので、マスクパターンを選択的にエッチングするととも
に素子分離絶縁膜のエッチング量を抑制することが容易
となり、素子分離絶縁膜の縮小化を防止できる。
【００６７】また、マスクパターンを除去する前に、マ
スクパターンとゲート電極に覆われない半導体基板の領
域に低濃度不純物導入領域を形成し、その後に、ゲート
電極の一方の側部に絶縁性サイドウォールを形成し、さ
らにゲート電極及び絶縁性サイドウォールをマスクにし
て半導体基板に不純物を導入してゲート電極及び絶縁性
サイドウォールに覆われない半導体基板の領域に高濃度
不純物導入層領域を形成し、これによりゲート電極の一
側方の不純物導入ドレイン層がＬＤＤ構造となり、他側
方の不純物導入ソース層がシングル構造としたので、ソ
ース層の低濃度不純物導入領域が省略されている分だけ
ソース・ドレイン間の距離が小さくなって半導体素子の
高集積化に寄与し、しかも、ソース・ドレイン間の寄生
抵抗が減り且つソース層の表面積が小さくなってソース
寄生容量が減ることになってトランジスタ特性を向上で
きる。また、ドレイン層はＬＤＤ構造となるので、ドレ
イン端におけるホットキャリア発生は抑制される。
【図面の簡単な説明】
【図１】図１(a) 〜図１(e) は、本発明の第１実施形態
の半導体装置の製造工程を示す断面図である。
【図２】図２(a) 〜図２(c) は、本発明の第１実施形態
の半導体装置の製造工程を示す斜視図である。
【図３】図３(a) 〜図３(d) は、本発明の第２実施形態
の半導体装置の製造工程を示す断面図である。
【図４】図４(a) 、図４(b) は、本発明の第２実施形態
の半導体装置の製造工程を示す斜視図である。
【図５】図５は、本発明の第３実施形態における第１の
配線コンタクトパッドの形成のためのレジストパターン
の配置を示す平面図である。
【図６】図６(a) 、図６(b) は、本発明の第３実施形態
における第１の配線コンタクトパッドの形成工程を示す
斜視図である。
【図７】図７は、本発明の第３実施形態における第２の
配線コンタクトパッドの形成のためのレジストパターン
の配置を示す平面図である。
【図８】図８(a) 、図８(b) は、その第２の配線コンタ
クトパッドの形成工程を示す斜視図である。
【図９】図９は、本発明の第３実施形態における第３の
コンタクトパッドを示す斜視図である。
【図１０】図１０(a), (b)は、第３実施形態におけるゲ
ート電極のコンタクトパッドに接続されない側の端部を
示す平面図である。
【図１１】図１１(a) 〜図１１(e) は、本発明の第４実
施形態の半導体装置の製造工程を示す断面図である。
【図１２】図１２(a) 、図１２(b) は、従来の半導体装
置の製造工程を示す断面図である。
【符号の説明】
１…シリコン基板（半導体基板）、２…フィールド酸化
膜（素子分離絶縁膜）、３…保護膜、４…マスクパター
ン、５…レジストパターン、６…ゲート酸化膜（ゲート
絶縁膜）、７…多結晶シリコン膜、７ａ…導電性サイド
ウォール、７ｂ、７ｄ、７ｅ… 配線コンタクトパッ
ド、８ａ〜８ｃ…不純物導入領域、９ａ〜９ｃ…コンタ
クトホール、１３ａ〜１３ｃ…引出電極、１５ａ，１５
ｂ…低濃度不純物導入領域、１６…絶縁性サイドウォー
ル、１７ａ〜１７ｃ…高濃度不純物導入領域、１８ａ、
１８ｃ…ドレイン層、１８ｂ…ソース層、２０…レジス
トパターン、２１…マスクパターン、２２…ゲート酸化
膜（ゲート絶縁膜）、２３ｇ…ゲート電極、２４ａ〜２
４ｃ… 不純物導入領域。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】素子分離絶縁膜に囲まれた半導体基板の素
    子領域に、該素子分離絶縁膜とは異なる材料よりなるマ
    スクパターンを形成する工程と、 前記マスクパターンの周囲の前記半導体基板の表面にゲ
    ート絶縁膜を形成する工程と、 前記マスクパターンの上と前記ゲート絶縁膜の上に導電
    膜を形成する工程と、 前記導電膜を異方性エッチングして前記マスクパターン
    の両側にゲート電極として残す工程と、 前記ゲート電極を形成した後に、前記マスクパターンを
    選択的に除去する工程と、 前記ゲート電極をマスクに使用して、前記ゲート電極両
    側の前記半導体基板に不純物を導入してソース領域及び
    ドレイン領域を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】前記マスクパターンは、シリコン窒化膜又
    は金属膜の成長とパターニングを経て形成され、前記素
    子分離絶縁膜はシリコン酸化膜の成長によって形成され
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】半導体基板の素子領域にマスクパターンを
    形成する工程と、 前記マスクパターンの周囲の前記半導体基板の表面にゲ
    ート絶縁膜を形成する工程と、 前記マスクパターンの上と前記ゲート絶縁膜の上に導電
    膜を形成する工程と、 前記導電膜を異方性エッチングすることによって前記導
    電膜を前記マスクパターンの側部にゲート電極として残
    す工程と、 前記マスクパターン及び前記ゲート電極に覆われない領
    域の前記半導体基板内に不純物を導入することにより低
    濃度不純物導入領域を形成する工程と、 前記マスクパターンの側部に隣接する前記ゲート電極の
    さらに側部に絶縁性サイドウォールを形成する工程と、 前記マスクパターンを前記半導体基板から選択的に除去
    する工程と、 前記絶縁性サイドウォール及び前記ゲート電極に覆われ
    ない領域の前記半導体基板に不純物を導入して高濃度不
    純物導入領域を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
  4. 【請求項４】前記マスクパターンは、前記絶縁性サイド
    ウォールとは異なる材料により形成されていることを特
    徴とする請求項３記載の半導体装置の製造方法。
  5. 【請求項５】前記導電膜は、半導体を形成した後に該半
    導体に不純物を導入することによって形成されるか、不
    純物を含む半導体を成長することによって形成される
    か、又は金属の成長によって形成されるかのいずれかで
    あることを特徴とする請求項１又は３記載の半導体装置
    の製造方法。
  6. 【請求項６】前記マスクパターンを形成する前に、前記
    素子形成領域を囲む素子分離絶縁膜を前記半導体基板の
    上に形成する工程を有し、かつ前記マスクパターンは前
    記素子分離絶縁膜の上に乗り上げていることを特徴とす
    る請求項３記載の半導体装置の製造方法。
  7. 【請求項７】前記導電膜を異方性エッチングする前に、
    前記素子分離絶縁膜上で前記マスクパターンの両側部に
    繋がるレジストパターンを形成する工程と、 前記素子分離絶縁膜の上に形成される前記導電膜を異方
    性エッチングする際には前記レジストパターンにより前
    記導電膜のエッチングを防止することによって前記レジ
    ストパターンの下に残った前記導電膜をコンタクトパッ
    ドとして残す工程とを有することを特徴とする請求項１
    又は６記載の半導体装置の製造方法。
  8. 【請求項８】前記導電膜を異方性エッチングする前に、
    前記素子分離絶縁膜上で前記マスクパターンの両側部に
    別々に繋がる第一及び第二のレジストパターンを形成す
    る工程と、 前記導電膜をエッチングする際には前記第一及び第二の
    レジストパターンの下の前記導電膜のエッチングを防止
    することによって前記第一及び第二のレジストパターン
    の下に残った２つの前記導電膜を第一及び第二のコンタ
    クトパッドとして残す工程と、 前記ゲート電極を前記マスクパターンの外周面に沿って
    形成した後に前記ゲート電極のうち前記第一及び第二の
    コンタクトパッドに接続されない側を分離する工程とを
    有することを特徴とする請求項１又は６記載の半導体装
    置の製造方法。
  9. 【請求項９】半導体基板と、 前記半導体基板の上にゲート絶縁膜を介して形成された
    ゲート電極と、 前記ゲート電極の一側方の前記半導体基板に形成された
    低濃度不純物領域と高濃度不純物領域からなるＬＤＤ構
    造の第一の不純物導入領域と、 前記ゲート電極の他側方の前記半導体基板に形成された
    高濃度不純物領域のみからなる第二の不純物導入領域と
    を有することを特徴とする半導体装置。
  10. 【請求項１０】半導体基板と、 前記半導体基板の上にゲート絶縁膜を介して形成された
    第一のゲート電極と、 前記半導体基板の上で前記第一のゲート電極から離れて
    ゲート絶縁膜を介して形成された第二のゲート電極と、 前記第一のゲート電極と前記第二のゲート電極の互いに
    対向しない側の前記半導体基板の２つの領域にそれぞれ
    形成された低濃度不純物領域と高濃度不純物領域からな
    るＬＤＤ構造の第一及び第二の不純物導入領域と、 前記第一のゲート電極と前記第二のゲート電極の間の領
    域の前記半導体基板に形成された高濃度不純物領域のみ
    からなる単一構造の第三の不純物導入領域とを有するこ
    とを特徴とする半導体装置。
  11. 【請求項１１】前記第一のゲート電極と前記第二のゲー
    ト電極はそれらの端部で繋がっていることを特徴とする
    請求項１０記載の半導体装置。
  12. 【請求項１２】前記第一のゲート電極と前記第二のゲー
    ト電極はそれらの一端又は他端で分離されていることを
    特徴とする請求項１０記載の半導体装置。
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