JPH05347554A - Ｃｍｏｓ可変分周回路 - Google Patents

Abstract

(57)【要約】 【目的】 超小型携帯電話機等に用いる周波数シンセサ
イザ用のＧＨｚ帯で動作する超高速かつ、低電源電圧、
低消費電力のＣＭＯＳ可変分周回路を提供する。 【構成】 ＣＭＯＳ可変分周回路の性能を決めるＤ型フ
リップフロップに高速性に優れたクロックドインバータ
を基本にしてスタティック型フリップフロップを構成
し、更に可変分周動作に必要な奇数分周用の論理演算
と、分周モード切替え用の論理演算とを行う論理ゲート
を前記フリップフロップのマスター側のフリップフロッ
プに組み込んで、回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＧＨｚ帯で動作する超高
速ＣＭＯＳ可変分周回路（２モジュラス・プリスケー
ラ）に係わり、特に、超小型携帯電話機等に使われる周
波数シンセサイザの構成要素である低電力・超高速プリ
スケーラ（可変分周）ＩＣに好適な回路構成法に関する
ものである。

【０００２】

【従来の技術】情報化社会の伸展に伴い、自動車電話・
携帯電話等の移動体通信機器の需要が急激に伸びてい
る。これら移動体通信機器の小型・軽量化には回路の消
費電力低減によってバッテリ容積・重量を削減すること
が最も効果的である。特に、高速動作が要求され、待機
時の消費電力の大半を占める周波数シンセサイザ内のプ
リスケーラＩＣの低電力化要求が強い。

【０００３】一方、移動体通信の利用の拡大によって、
この用途に割り当てられていた周波数帯は高周波化して
いる。即ち、従来の８００ＭＨｚ帯から１．５ＧＨｚ帯
さらには２．５ＧＨｚ帯が予定されている。こうした動
向に対応して上述のプリスケーラ回路等の高速化要求が
高まっている。

【０００４】さて、この様な状況にあって、従来、プリ
スケーラ回路はＧａＡｓ−ＩＣやＳｉバイポーラーＩＣ
で構成されていた。（公知文献１；市岡俊彦 他：「低
消費電流ＧａＡｓ ＳＣＦＬ 可変分周器」電子情報通
信学会研究会報告 ＥＤ８８−６５、１９８８．で前者
の例が報告されており、公知文献２；斉藤伸二、他：
「Ｂｉ−ＣＭＯＳ技術によるプリスケーラ内臓高速・低
電圧ＰＬＬ周波数シンセサイザーＬＳＩ」電子情報通信
学会研究会報告 ＩＣＤ８８−６９、１９８８．で後者
の例が報告されている。）このため周波数シンセサイザ
はプリスケーラ部とＣＭＯＳで構成されるその他の低周
波部分は各々別チップで構成されていた。移動体通信機
器のシステムの低コスト化や低消費電力化の観点からす
れば、システム全体の完全ＣＭＯＳ化が望ましいが、従
来のＣＭＯＳ回路ではＧＨｚ帯での安定な高速動作は困
難であった。

【０００５】そこで、先ず、従来のプリスケーラ回路の
構成と動作について説明し、次に、従来のＣＭＯＳプリ
スケーラ回路の構成技術を概観する。

【０００６】図５に２モジュラス・プリスケーラ回路
（÷２／÷３の可変分周回路）のブロック図を示す。Ｄ
タイプフリップフロップ（以下Ｄ−ＦＦと略す）５１、
５２及びＮＯＲ論理ゲート５３、５４より構成されてい
る。ＮＯＲ論理ゲート５３は奇数分周を行うための論理
演算を行い、ＮＯＲ論理ゲート５４は分周モード切り替
え機能を担っている。従来、ＮＯＲ論理ゲートは縦積み
構造を有しており、例えば図中のＰＭＯＳ５６、５７及
びＮＭＯＳ５８、５９で示した様な構成を取っていた。
簡単に動作を説明する。ＮＯＲ論理ゲート５４の分周モ
ード切替信号ＭがＨ（ｈｉｇｈレベル）の時、出力はＬ
（ｌｏｗレベル）固定となり、その固定信号はＤ−ＦＦ
５２を通して、ＮＯＲ論理ゲート５３に入力されるため
ＮＯＲ論理ゲート５３はインバータ動作になる。その結
果、Ｄ−ＦＦ５１はＴ型結合になり、÷２分周動作を行
う。一方、前記ＭがＬ（ｌｏｗレベル）の時、Ｄ−ＦＦ
５１の出力信号は更にＤ−ＦＦ５２により更に１クロッ
ク分だけ遅れてＮＯＲ論理ゲート５３の入力に帰還され
る。ＮＯＲ論理ゲート５３では二つの入力信号が共にＬ
の時のみＨを出力し、÷３分周動作波形が得られる。以
上説明した、÷２分周及び÷３分周動作時のタイムチャ
ートを図６に示す。図中のＡ、Ｂ、Ｅ、Ｆは図５に示し
た各部に対応している。

【０００７】図５に示したブロック図に更にＤ−ＦＦ５
５を１個追加することにより、÷４／÷５の可変分周回
路を構成することが出来る。そのブロック図を図７に示
す。Ｄ−ＦＦ５１、５２、５５及びＮＯＲ論理ゲート５
３、５４より構成されている。ＮＯＲ論理ゲート５４は
分周モード切り替え機能を担っている。動作原理は図５
で説明した可変分周回路と同様である。÷４分周及び÷
５分周動作時のタイムチャートを図８に示す。図中の
Ａ、Ｂ、Ｅ、Ｆは図７に示した各部に対応している。

【０００８】さて、従来図５及び図７に示したプリスケ
ーラ回路を構成するに当たり、動作の高速性を実現する
ためダイナミック型のフリップフロップ（以下ＦＦと略
す）を採用していた（公知文献３；蟹沢 他、「÷４／
５ ＣＭＯＳ ２モジュラス・プリスケーラ」１９８９
年電子情報通信学会秋季全国大会予稿Ｃ−１２４ ５−
１１０）。図９に示したのは図５に示した÷２／÷３の
可変分周回路をトランスファー・ゲート（以下ＴＧとい
う）より成るダイナミックＦＦで構成した場合の回路図
である。図中、ＣＭＯＳ構成のＴＧ９１、９２及びイン
バータ９３、９４は初段のＤ−ＦＦ１を構成する。イン
バータ９７は反転出力を得るためのバッファであり、Ｎ
ＭＯＳ９５及びＰＭＯＳ９６はＦＦ初期化するためのリ
セット用トランジスタである。同様にＴＧ９８、９９、
インバータ１００、１０１及びリセット用のＮＭＯＳ１
０３、ＰＭＯＳ１０２は後段のＦＦ２を構成する。イン
バータ１０４はクロックの相補信号を発生する。動作は
図５のブロック図を用いた説明と同様であるので省略す
る。動作時のタイミングチャートは、図５で示した変化
と同じであり、図中のＡ、Ｂ、Ｅ、Ｆは図６で示した各
部の記号に対応する。

【０００９】図９の可変分周回路の最高動作周波数は÷
３分周動作時のＢ→Ｅ→Ｆ→Ａの信号パスにおける遅延
時間（Ｔｐｄ）で決まる。Ｔｐｄは初段のＤ−ＦＦＩの
反転出力を発生するインバータ９７の遅延（Ｔｉｎ
ｖ）、ＮＯＲ論理ゲート４における遅延（Ｔｎｏｒ）、
Ｄ−ＦＦ２におけるデータ書き込み遅延（Ｔｗ）及び読
み出しによる遅延（Ｔｒ）、ＮＯＲ論理ゲート３におけ
る遅延（Ｔｎｏｒ）の和になる。従って、 Ｔｐｄ＝Ｔｉｎｖ＋２Ｔｎｏｒ＋Ｔｗ＋Ｔｒ （式１） になる。従って、可変分周回路の高速化を図るためには
Ｄ−ＦＦ及び論理ゲートの動作の高速化が不可欠にな
る。図９の従来回路ではタイナミック型ＦＦを採用して
ＴｗとＴｒを短縮し、高速化を図っているわけである。

【００１０】

【発明が解決しようとする課題】しかしながら、図９に
示した従来のダイナミックＦＦではクロック信号の周波
数が低下したり、製造プロセスバラツキに起因したトラ
ンジスタの閾値バラツキ等により、動作の安定性が劣化
するという問題がある。即ち、図９におけるＤ−ＦＦ
１、２において、フリップフロップ要素による信号の保
持はＴＧ９１ (又は９２、９８、９９）のソース・ドレ
イン接合容量Ｃｊと次段のＣＭＯＳインバータ９３ (又
は９４、１００、１０１）のゲート容量Ｃｇの合成容量
Ｃ（＝Ｃｊ＋Ｃｇ）に蓄えられた電荷によってなされ
る。ところが、蓄積電荷はソース・ドレイン接合やゲー
ト酸化膜におけるリーク電流、サブスレッショルド・リ
ーク電流により時間とともに減少するので、信号の周期
が長くなると保持している信号レベルが低下し、ついに
は次段のインバータの論理しきい値以下になる。その結
果、次段のインバータが反転し、誤動作する。

【００１１】更にこの問題は電源電圧が低下する程、イ
ンバータの負荷充電能力が低下するので、合成容量Ｃ
（＝Ｃｊ＋Ｃｇ）に充電される電荷量が少なくなり、動
作マージンが減少する。この様な問題はＴＧより成るダ
イナミックＦＦのみならずクロックドインバータより構
成されるダイナミックＦＦ（公知文献４；門 他、
「０．２μｍＣＭＯＳ超高速分周器」１９９０年電子情
報通信学会春季全国大会予稿Ｃ−６４８ ５−２１２）
についても同様な理由で発生する。

【００１２】また、電源電圧が低下すると、ＮＯＲ論理
ゲートの動作速度や動作マージンが大きく劣化するた
め、乾電池１本の起電力（０．９〜１．６Ｖ）での高速
・安定動作は期待できなかった。

【００１３】この様な状況下にあって、低電源電圧でＧ
Ｈｚ帯で動作し、動作周波数に依存せず安定に動作する
ＣＭＯＳ可変分周回路技術が求められていた。

【００１４】以上従来のダイナミック型のＣＭＯＳ可変
分周回路の課題を整理すると、以下の３点に集約され
る。

【００１５】（１）プロセス変動によるトランジスタの
閾値バラツキ等により動作の安定性が大きく影響され
る。

【００１６】（２）動作周波数範囲の下限が存在し、低
周波での安定性が悪い。

【００１７】（３）電源電圧が低下する程、上記（１）
及び（２）の問題が深刻となるため、低電源電圧動作に
不適である。

【００１８】

【課題を解決するための手段】本発明はこのような要請
に応えるためになされたものであり、ＣＭＯＳ可変分周
回路の性能を決めるＤ−ＦＦに高速性に優れたクロック
ドインバータを基本に構成したスタティック型ＦＦを採
用し、更に、可変分周動作に必要な奇数分周を行うため
の論理演算と分周モード切り替え用の論理演算を共に前
記ＦＦのマスター側ＦＦ要素に組み込んだ論理ゲートで
行い、低電源電圧でも動作マージンが大きく高速性に優
れたＣＭＯＳ可変分周回路を構成する。

【００１９】

【作用】本発明は、前記のように構成したので、乾電池
１本の起電力（０．９〜１．６Ｖ）程度の電源電圧で
も、動作の安定性に優れ、ＧＨｚ帯での高速動作が可能
なＣＭＯＳ可変分周回路を実現させることができる。

【００２０】

【実施例】以下に、図面を参照して本発明の実施例を説
明する。

【００２１】〔実施例１〕図１に本発明の第１の実施例
を示す。本実施例は本発明の回路構成を図５に示した÷
２／÷３可変分周回路に適用した場合の例を示してい
る。本発明におけるフリップフロップは図５に示したＤ
−ＦＦの機能とＮＯＲ論理ゲート（５３又は５４）の機
能を共に有している。

【００２２】図１において、初段のＤ−ＦＦ１と後段の
Ｄ−ＦＦ２は共に同じ回路構成となっている。最初に、
初段Ｄ−ＦＦ１のマスター側フリップフロップ要素につ
いて回路構成を説明する。

【００２３】インバータ１の入出力端をインバータ２の
入出力端に相互接続してフリップフロップ要素を構成す
る。第１のインバータ１の入力端をクロック信号でドラ
イブされるＰＭＯＳ３を介挿して高電位側電源に接続
し、かつ、直列接続されたＮＭＯＳ４及び５とクロック
信号でドライブされるＮＭＯＳ６を介挿して低電位側電
源に接続する。この直列接続されたＮＭＯＳ４及び５
は、インバータ１の入力に対してＮＡＮＤ論理ゲートの
機能を果たす。

【００２４】インバータ２の入力端をＰＭＯＳ９を介挿
して高電位側電源に接続し、かつ、並列接続されたＮＭ
ＯＳ７及び８と、ＮＭＯＳ６を介挿して低電位側電源に
接続する。並列接続されたＮＭＯＳ７及び８は、インバ
ータ２の入力に対してＮＯＲ論理ゲートの機能を果た
す。

【００２５】次に、初段Ｄ−ＦＦ１のスレーブ側フリッ
プフロップ要素について回路構成を説明する。インバー
タ１０の入出力端をインバータ１１の出入力端に相互接
続してフリップフロップ要素を構成し、インバータ１０
の入力端をクロック信号でドライブされるＰＭＯＳ１２
を介挿して高電位側電源に接続し、かつ、ＮＭＯＳ１３
とクロック信号でドライブされるＮＭＯＳ１６を介挿し
て低電位側電源に接続し、インバータ１１の入力端をＰ
ＭＯＳ１４を介挿して高電位側電源に接続し、かつ、Ｎ
ＭＯＳ１５とＮＭＯＳ１６を介挿して低電位側電源に接
続している。

【００２６】マスター側フリップフロップ要素からの相
補信号の出力端であるインバータ２の出力端とインバー
タ１出力端を各々スレーブ側フリップフロップ要素の入
力端であるＮＭＯＳ１３とＮＭＯＳ１５のゲートに接続
し、タイミングパルスを前記ＰＭＯＳ３及び９とＮＭＯ
Ｓ１６のゲートに入力し、前記タイミングパルスと逆相
のタイミングパルスを前記ＮＭＯＳ６とＰＭＯＳ１２及
び１４に入力し、フリップフロップの信号入力端子を直
列接続された。ＮＭＯＳ４及び５のゲートと前記信号の
逆相の信号入力端子を並列接続されたＮＭＯＳ７及び８
のゲートとし、出力信号端子をインバータ１１の出力端
とし、逆相の出力信号端子をインバータ１０の出力端と
している。

【００２７】後段のＤ−ＦＦ２も同じ回路構成となって
いる。次に全体の構成について説明する。初段のＤ−Ｆ
Ｆ１の入力端をＡ１，Ｂ１、逆相信号の入力端をＡＮ
１、ＢＮ１、出力端をＱ１、ＱＮ１とする。また、後段
のＤ−ＦＦ２の入力端をＡ２，Ｂ２、逆相信号の入力端
をＡＮ２，ＢＮ２、出力端をＱ２，ＱＮ２とする。Ｄ−
ＦＦ１の出力端であるＱ１とＱＮ１を各々Ａ２とＢＮ２
に接続する。Ｄ−ＦＦ２の出力端であるＱ２とＱＮ２を
各々ＡＮ１とＢ１に接続する。また、分周モード切り替
え信号（Ｍ）をＡＮ２に入力し、その逆相信号をＢ２に
入力する。

【００２８】図１に基づいて動作を説明する。前記Ｍ＝
Ｈ（ｈｉｇｈレベル）の時、Ｄ−ＦＦ２のＮＡＮＤ論理
は、Ｈ固定になり、ＮＯＲ論理はＬ固定になるのでＤ−
ＦＦ２のマスター側フリップフロップ要素の出力レベル
は変化せず、Ｄ−ＦＦ２のスレーブ側フリップフロップ
要素に伝えられ、レベルは反転して、Ｄ−ＦＦ１のマス
ター側フリップフロップ要素のＤ−ＦＦ１のＮＯＲ論理
とＮＡＮＤ論理に各々帰還される。これにより、ＮＭＯ
Ｓ５はオンになり、ＮＭＯＳ８はオフになる。その結
果、Ｄ−ＦＦ１はＴ型結合となるので÷２分周動作とな
る。

【００２９】Ｍ＝Ｌ（ｌｏｗレベル）の時、Ｄ−ＦＦ１
の相補出力信号はそれぞれＤ−ＦＦ２を経由してクロッ
ク信号の１周期分遅延してＤ−ＦＦ１のマスター側フリ
ップフロップ要素のＤ−ＦＦ１のＮＯＲ論理とＮＡＮＤ
論理に各々帰還される。ＮＯＲ論理では二つの入力信号
が共にＬの時のみＨを出力し、ＮＡＮＤ論理では二つの
入力信号が共にＨの時のみＬを出力するので、÷３分周
動作波形が得られる。動作時の各部のタイミングチャー
トは、図５において、Ａ→Ｄ−ＦＦ１のインバータ２の
入力端子、Ｂ→Ｑ１、Ｅ→Ｄ−ＦＦ２のインバータ２の
入力端子、Ｆ→Ｑ２と読み替えれば図５に示したチャー
トと同様になる。

【００３０】以上説明したスタティック型の÷２／÷３
可変分周回路を０．２μｍ級ゲート長ＣＭＯＳで構成し
た場合の最高動作周波数（÷３分周動作時）の電源電圧
依存性を図２に示す。また、参考として、図９に示した
従来のダイナミック型可変分周回路の性能も対比して併
記した。電源電圧が低下してくると、本発明の可変分周
回路の方が優れた高速性を示す。

【００３１】〔実施例２〕図３に本発明の第２の実施例
を示す。本実施例は第１の実施例と異なり、低消費電力
化を図るため、リセット機能を付加して間欠動作を可能
としている。可変分周回路の電源を遮断した後、再通電
した時のＤ−ＦＦ１とＤ−ＦＦ２の記憶内容を初期化す
るため、新たにＰＭＯＳ２０及び２１を付加している。
初期化が必要な時に上記ＰＭＯＳのゲートにＬレベルの
信号を入力する。これにより、Ｄ−ＦＦ１の出力端Ｑ１
及びＱＮ１の電位がＬ及びＨレベルに各々固定され、Ｄ
−ＦＦ２の出力端Ｑ２及びＱＮ２の電位もＬ及びＨレベ
ルに各々固定される。

【００３２】〔実施例３〕図４に本発明の第３の実施例
を示す。本実施例は第１の実施例と異なり、本発明の回
路構成を図７に示した÷４／÷５可変分周回路に適用し
た場合の例を示している。本実施では新たにＤ−ＦＦ３
を挿入して÷４分周及び÷５分周を可能としている。Ｄ
−ＦＦ１及びＤ−ＦＦ２は第１の実施例と同じ回路構成
であるので、Ｄ−ＦＦ３について説明する。

【００３３】インバータ２２の入出力端をインバータ２
３の出入力端に相互接続してフリップフロップ要素を構
成する。インバータ２２の入力端をクロック信号でドラ
イブされるＰＭＯＳ２４を介挿して高電位側電源に接続
し、かつ、直列接続されたＮＭＯＳ２５とクロック信号
でドライブされるＮＭＯＳ２６を介挿して低電位側電源
に接続する。インバータ２３の入力端をＰＭＯＳ２７を
介挿して高電位側電源に接続し、かつ、ＮＭＯＳ２８と
クロック信号でドライブされるＮＭＯＳ２６を介挿して
低電位側電源に接続する。

【００３４】次に、初段Ｄ−ＦＦ３のスレーブ側フリッ
プフロップ要素について回路構成を説明する。インバー
タ２９の入出力端をインバータ３０の出入力端に相互接
続してフリップフロップ要素を構成し、インバータ２９
の入力端をクロック信号でドライブされるＰＭＯＳ３１
を介挿して高電位側電源に接続し、かつ、ＮＭＯＳ３２
とクロック信号でドライブされるＮＭＯＳ３３を介挿し
て低電位側電源に接続し、インバータ３０の入力端をＰ
ＭＯＳ３４を介挿して高電位側電源に接続し、かつ、Ｎ
ＭＯＳ３５とクロック信号でドライブされるＮＭＯＳ３
３を介挿して低電位側電源に接続している。

【００３５】マスター側フリップフロップ要素からの相
補信号の出力端である第２３のインバータ２３の出力端
とインバータ２２の出力端を各々スレーブ側フリップフ
ロップ要素の入力端であるＮＭＯＳ３３とＮＭＯＳ３５
のゲートに接続し、タイミングパルスを前記ＰＭＯＳ２
４及び２７と第３３のＮＭＯＳのゲートに入力し、前記
タイミングパルスと逆相のタイミングパルスを前記ＮＭ
ＯＳ２６とＰＭＯＳ３１及び３４に入力し、フリップフ
ロップの信号入力端子をＮＭＯＳ２５のゲートとし、前
記信号の逆相の信号入力端子を第２８のＮＭＯＳ２８の
ゲートとし、出力信号端子をインバータ３０の出力端と
し、逆相の出力信号端子をインバータ２９の出力端とし
ている。

【００３６】次に全体の構成について説明する。初段の
Ｄ−ＦＦ１の入力端をＡ１，Ｂ１、逆相信号の入力端を
ＡＮ１，ＢＮ１、出力端をＱ１，ＱＮ１とする。また、
後段のＤ−ＦＦ２の入力端をＡ２，Ｂ２、逆相信号の入
力端をＡＮ２，ＢＮ２、出力端をＱ２，ＱＮ２とする。
新たに挿入したＤ−ＦＦ３の入力端をＡ３、逆相信号の
入力端をＡＮ３、出力端をＱ３，ＱＮ３とする。

【００３７】Ｄ−ＦＦ１の出力端であるＱ１とＱＮ１を
各々Ａ３とＡＮ３に接続する。Ｄ−ＦＦ３の出力端であ
るＱ３とＱＮ３を各々Ａ２とＢＮ２に接続する。また、
分周モード切り替え信号ＭをＡＮ２に入力し、その逆相
信号をＢ２に入力する。ＤＦＦ２の出力端であるＱ２と
ＱＮ２をＤ−ＦＦ１のＡＮ１とＢ１に各々帰還させる。
また、Ｄ−ＦＦ３の出力端であるＱ３とＱＮ３をＤ−Ｆ
Ｆ１のＢＮ１とＡ１に各々帰還させる。本実施例では可
変分周回路の出力端をＤ−ＦＦ１の出力端であるＱ１と
ＱＮ１から取り出しているが、Ｄ−ＦＦ２又はＤ−ＦＦ
３の出力端から取り出しても問題はない。

【００３８】図４に基づいて動作を説明する。Ｍ＝Ｈ
（ｈｉｇｈレベル）の時、Ｄ−ＦＦ２のＮＡＮＤ論理は
Ｈ固定になり、ＮＯＲ論理はＬ固定になるのでＤ−ＦＦ
２のマスター側フリップフロップ要素の出力レベルは変
化せずにＤ−ＦＦ２のスレーブ側フリップフロップ要素
に伝えられ、反転して、Ｄ−ＦＦ１のマスター側フリッ
プフロップ要素のＤ−ＦＦ１のＮＯＲ論理とＮＡＮＤ論
理に各々帰還される。これにより、Ｄ−ＦＦ１のＮＭＯ
Ｓ５はオンになり、ＮＭＯＳ８はオフになる。その結
果、縦続接続されたＤ−ＦＦ１とＤ−ＦＦ２はＴ型結合
となるので÷４分周動作となる。

【００３９】Ｍ＝Ｌ（ｌｏｗレベル）の時、Ｄ−ＦＦ２
の機能はＤ−ＦＦ３と同じになる。Ｄ−ＦＦ１の相補出
力信号の内、正相信号出力Ｑ１はＤ−ＦＦ３を経由して
クロック信号の１周期分遅延してＢＮ１に帰還されると
同時にＤ−ＦＦ２を経由してクロック信号の２周期分遅
延してＡＮ１帰還される。ＡＮ１とＢＮ１はＮＯＲ論理
の入力になっているので、２つの入力信号が共にＬの時
のみＨを出力するので、÷５分周動作となる。一方、逆
相信号出力ＱＮ１もＤ−ＦＦ３を経由してクロック信号
の１周期分遅延してＡ１に帰還されると同時にＤ−ＦＦ
２を経由してクロック信号の２周期分遅延してＢ１帰還
される。Ａ１とＢ１はＮＡＮＤ論理の入力になっている
ので、２つの入力信号が共にＨの時のみＬを出力するの
で、÷５分周動作となる。

【００４０】動作時の各部のタイミングチャートは図７
において、Ａ→Ｄ−ＦＦ１のインバータ２の入力端子、
Ｂ→Ｑ３、Ｅ→Ｄ−ＦＦ２のインバータ２の入力端子、
Ｆ→Ｑ２と読み替えれば図８に示したチャートと同様に
なる。

【００４１】以上説明したスタティック型の÷４／÷５
可変分周回路を０．２μｍ級ゲート長ＣＭＯＳで構成す
ると、図２に示した÷２／÷３可変分周回路の最高動作
周波数の電源電圧依存性と同様に電源電圧が低下してく
ると、本発明の可変分周回路の方が従来のダイナミック
型より優れた高速性を示す。

【００４２】

【発明の効果】以上説明した様に、本発明の相補信号を
入出力するスタティック型ＣＭＯＳ可変分周回路を用い
ることにより、動作周波数によらず安定な動作を確保
し、電池駆動等の低電源電圧下では従来のダイナミック
型可変分周回路よりも高速に動作する。これにより、次
期の超小型移動体通信機器の周波数シンセサイザー等に
使われるプリスケーラ回路等をＣＭＯＳ化することが可
能になるので、これらの機器に使われるＩＣの完全ＣＭ
ＯＳ化が実現され、システムの低消費電力化と低コスト
化を図ることが出来るという効果がある。

【図面の簡単な説明】

【図１】（ａ）本発明の第１の実施例のブロック図、
（ｂ）該ブロック図中のＤ−ＦＦ１及びＤ−ＦＦ２の回
路図である。

【図２】本発明の回路と従来の回路とにおける動作最高
周波の電源電圧依存特性の比較図である。

【図３】本発明の第２の実施例の回路図である。

【図４】（ａ）本発明の第３の実施例のブロック図、
（ｂ）該ブロック図中のＤ−ＦＦ３の回路図である。

【図５】（ａ）従来の÷２／÷３可変分周回路のブロッ
ク図、（ｂ）該ブロック図中のＮＯＲ論理ゲート５１及
び５４の回路図である。

【図６】図５の回路の各部のタイミングチャートであ
る。

【図７】従来の÷４／÷５可変分周回路のブロック図で
ある。

【図８】図７の回路の各部のタイミングチャートであ
る。

【図９】従来のダイナミック型÷２／÷３可変分周回路
図である。

【符号の説明】

１，２，１０，１１ インバータ ３，９，１２，１４ ＰＭＯＳ ４，５，６，７，８，１３，１５，１６ ＮＭＯＳ ＣＫ クロック信号 Ｍ 分周モード切替信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のマスタースレーブ型フリップフロ
   ップにより構成され、２相タイミングパルスにより制御
   されるＣＭＯＳ可変分周回路において、 前記フリップフロップのうちの一つのフリップフロップ
   がインバータ（１）の入出力端をインバータ（２）の出
   入力端に相互接続してフリップフロップ要素を構成し、 インバータ（１）の入力端をＰＭＯＳ（３）を介挿して
   高電位側電源に接続し、かつ、直列接続された２つのＮ
   ＭＯＳ（４）及び（５）とＮＭＯＳ（６）を介挿して低
   電位側電源に接続し、 インバータ（２）の入力端をＰＭＯＳ（９）を介挿して
   高電位側電源に接続し、かつ、並列接続されたＮＭＯＳ
   （７）及び（８）とＮＭＯＳ（６）を介挿して低電位側
   電源に接続してなるマスター側フリップフロップ要素を
   具備し、 インバータ（１０）の入出力端をインバータ（１１）の
   出入力端に相互接続してフリップフロップ要素を構成
   し、インバータ（１０）の入力端をＰＭＯＳ（１２）を
   介挿して高電位側電源に接続し、かつ、ＮＭＯＳ（１
   ３）とＮＭＯＳ（１６）を介挿して低電位側電源に接続
   し、インバータ（１１）の入力端をＰＭＯＳ（１４）を
   介挿して高電位側電源に接続し、かつ、ＮＭＯＳ（１
   ５）とＮＭＯＳ（１６）を介挿して低電位側電源に接続
   してなるスレーブ側フリップフロップ要素を具備し、 マスター側フリップフロップ要素からの相補信号の出力
   端であるインバータ（２）の出力端とインバータ（１）
   の出力端を各々スレーブ側フリップフロップ要素の入力
   端であるＮＭＯＳ（１３）とＮＭＯＳ（１５）のゲート
   に接続し、 タイミングパルスを前記２つのＰＭＯＳ（３）及び
   （９）とＮＭＯＳ（１６）のゲートに入力し、前記タイ
   ミングパルスと逆相のタイミングパルスを前記ＮＭＯＳ
   （６）と２つのＰＭＯＳ（１２）及び（１４）に入力
   し、 フリップフロップの信号入力端子を直列接続されたＮＭ
   ＯＳ（４）及び（５）のゲートとし、前記信号の逆相の
   信号入力端子を並列接続されたＮＭＯＳ（７）及び
   （８）のゲートとし、出力信号端子をインバータ（１
   １）の出力端子とし、逆相の出力信号端子をインバータ
   （１０）の出力端として分周回路を構成し、 可変分周動作に必要な奇数分周動作を行うための論理演
   算と分周モードを切り替えるための論理演算を共に前記
   フリップフロップで行うようにしたことを特徴とするＣ
   ＭＯＳ可変分周回路。