Beschreibung
Statischer Frequenzteiler mit umschaltbarem Teilerverhältnis.
Die Erfindung betrifft einen statischen Frequenzteiler, der mindestens zwei synchron getaktete Haltegliedern bzw. zwei Flip-Flop-Schaltungen beinhaltet, die sich jeweils wechselseitig ein- bzw. ausschalten. Die Halteglieder weisen meist eine vorbereitende Stufe und eine das Signal haltende Stufe (Master und Slave) auf. Die einzelnen Stufen werden meist als Differenzstufen ausgebildet, da aufgrund der parasitären Kapazitäten, bei hohen und sehr hohen Frequenzen relativ geringe Signalpegel auftreten und durch die Differenzstufen eine deutlich größere Störfestigkeit gegeben ist. Der Ar- beitspunktsstrom wird hierbei zwischen der vorbereitenden
Stufe (Master) und der das Signal haltenden Stufe (Slave) umgeschaltet, wobei jeweils ein Transistorpaar einer jeden Stufe stets den in der Regel konstanten Arbeitspunktstrom führt und somit der Arbeitspunktstrom der Halteglieder während bei- der Taktphasen gleichförmig ist. Für einen statischen Frequenzteiler sind mindestens zwei solcher Halteglieder bzw. D- Flip-Flops erforderlich. Der Arbeitspunktström muß groß genug sein, um einen entsprechende Signalspannungshub an den Lastelementen zu erzeugen und die stets vorhandenen, gegen Masse geschalteten, parasitären Kapazitäten mit dem geforderten Signalspannungshub umzuladen. Ein 2:1 Frequenzteiler kann in an sich bekannter Weise aus zwei solchen Haltegliedern in Form eines Master-Slave-Flip-Flops zusammengeschaltet werden, wobei die Taktansteuerung so gestaltet ist, daß jeweils entwe- der das Master-Halteglied oder das Slave-Halteglied aktiviert wird und die Ausgänge des Master-Halteglieds mit den Eingängen des Slave-Halteglieds verbunden sind. Durch gegenphasige Rückkopplung der Ausgänge des Master-Slave-Flip-Flops auf die Eingänge des Master-Slave-Flip-Flops entsteht ein U schalt- Flip-Flop bzw. ein sogenanntes T-Flip-Flop. Ein binärer statischer Frequenzteiler mit einem Teilerverhältnis größer als 2:1 weist beispielsweise eine Hintereinanderschaltung mehre-
rer T-Flip-Flops auf. Ist ein ungeradzahliger bzw. ein von einer binaren Folge abweichender Teilungsfaktor erforderlich, so kann dies beispielsweise mit einer entsprechenden Logik, die entweder die Eingänge oder die Halteglieder vor dem ]e- weils nächsten Tellerzyklus rucksetzt, erreicht werden. Derartige Logikschaltungen sind jedoch nicht einfach zu realisieren, da die verwendeten Signalpegel nur im Bereich von 200 mV bis 500 mV liegen und eine entsprechende Pegelanhebung erfolgen muß. Die entsprechenden Treiber und die Logik werden bei hohen Frequenzen betrieben und verursachen entsprechend hohe Verlustleistungen. Außerdem ist die Verwendung von Logikgattern stets mit einer Verzogerungszeit verbunden, welche den sogenannten kritischen Pfad bestimmt. Diese zusätzlichen Verzogerungen durch die Logik senkt die erreichbare maximale Teilerfrequenz meist erheblich, was im wesentlichen daran liegt, daß der Binarteiler erst weiterschalten darf, wenn die Entscheidung der Logik über den akuteilen Zustand der Ausgange korrekt gefallen ist und die entsprechenden Signale neu eingestellt worden sind.
Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, einen statischen Frequenzteiler mit umschaltbaren Teilerver- haltnissen anzugeben, bei dem keine zusatzlichen Pegeltreiber oder Logikschaltungen mit einer entsprechend hohen Verlust- leistung erforderlich sind.
Diese Aufgabe wird erfmdungsgemaß durch die Merkmale des Patentanspruchs 1 gelost. Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den weiteren Ansprüchen.
Im folgenden wird die Erfindung anhand eines m den Zeichnungen dargestellten bevorzugten Ausfuhrungsbeispiels naher erläutert. Dabei zeigt
Figur 1 ein Blockschaltbild eines erfmdungsgemaßen 2:1/3:1- Teilers,
Figur 2 ein Schaltbild der modifizierten Master-Slave-Flip- Flops von Figur 1 und
Figur 3 ein Zeitdiagramm zur Erläuterung der Funktionsweise der m Figur 1 und 2 dargestellten Schaltungen.
Bei der Erfindung wird im wesentlichen bewirkt, daß durch zusätzliche Eingangstransistorpaare und Umschalttransistoren modifizierte D-Flip-Flops vorhanden sind und eine Umschaltung zwischen zwei gewissermaßen ineinander verschrankten Teilerringen erfolgt, wobei sich beide Teilemnge lediglich durch eine Vertauschung einer direkten und einer kreuzweisen Verbindung zwischen den jeweiligen Ausgängen eines ersten D- Flip-Flops mit den Eingängen des zweiten D-Flip-Flops unter- scheiden. Diese Umschaltung zwischen den beiden Teilerringen bewirkt eine Unterdrückung einer Eingangstaktperiode bzw. eine Verlängerung der Ausgangstaktperiode. Da die Umschaltzeit typischerweise wesentlich kurzer ist als die Periodendauer des Eingangstaktes mit dem beide Halteglieder synchron getak- tet werden, wird durch die Umschaltung von einem Teilerring auf den anderen genau eine Periodendauer des Eingangstaktes unterdruckt. Da die zusätzlichen Transistoren m dem modifizierten Master-Slave-Flip-Flop die gleichen Betriebsstrome erfordert, benotigt der statische Frequenzteiler, trotz einem umschaltbaren Teilerverhaltnis, dieselbe Verlustleistung wie ein statischer Frequenzteiler mit entsprechend großen festen Teilerverhaltnis. Ein kritischer Pfad existiert nicht, da keine Logik im geschwindigkeitsbestimmenden Teilerring zu Zeitverzogerungen fuhren kann. Damit ist eine solche erfm- dungsgemaße Schaltung prinzipiell bis zu den höchsten mit der jeweiligen Technologie erreichbaren Frequenzen betreibbar. Dazu m ssen allerdings die einzelnen Flanken an den Steuer- emgangen möglichst steil sein, um die erforderliche sehr kurze Umschaltzeit für den Betriebsstrom zu erreichen.
In Figur 1 sind zwei D-Flip-Flops 1 und 2 m einer Master- Slave-Anordnung als T-Flip-Flop bzw. als Umschalt-Flip-Flop
geschaltet, wobei ein regulärer, ein Signal C führender Ausgang Q des Flip-Flops 1 mit einem regulären Eingang Dl des Flip-Flops 2 und ein invertierter, ein Signal D führender Ausgang QN mit einem invertierten Eingang D1N des Flip-Flops 2, also entsprechende Ausgange mit entsprechenden Eingängen, verbunden sind und wobei ein regulärer, ein Signal A führender Ausgang Q des Flip-Flops 2 über eine Signalkreuzung XI mit einem invertierenden Eingang D1N des Flip-Flops 1 und ein invertierender, ein Signal B führender Ausgang QN des Flip- Flops 2 über eine Signalkreuzung XI mit einem regulären Eingang Dl des Flip-Flops 1 verbunden ist. Darüber hinaus ist auf der Basis der modifizierten D-Flip-Flops 1 und 2 ein zweiter Teilemng dadurch realisiert, daß über eine Signalkreuzung X3 der Ausgang Q des Flip-Flops 1 mit dem mvertie- renden Eingang D2N und der Ausgang QN des Flip-Flops 1 mit dem regulären Eingang D2 des Flip-Flops 2 verbunden ist und daß der Ausgang Q des Flip-Flops 2 über die hier vorgesehenen Signalkreuzungen XI und X2 mit dem Eingang D2 des Flip-Flops 1 und der Ausgang QN2 des Flip-Flops 2 ebenfalls über die Si- gnalkreuzungen XI und X2 mit dem Eingang D2N direkt verbunden sind. Eine direkte Verbindung bedeutet also m diesem Zusammenhang, daß ein nicht invertierter Ausgang mit einem entsprechenden nicht invertierten Eingang und ein invertierter Ausgang mit einem entsprechenden invertierten Eingang verbun- den sind. In entsprechender Weise bedeutet hier eine kreuzweise Verbindung, daß ein nicht invertierter Ausgang mit einem invertierten Eingang und ein invertierter Ausgang mit einem entsprechenden nicht invertierten Eingang verbunden sind. Beiden Flip-Flops 1 und 2 wird, neben einer Versorgungsspan- nung VDD und GND, an ihren Taktemgangen CLK und CLKN ein
Eingangstaktsignal T zugeführt. Die Flip-Flops 1 und 2 weisen jeweils einen regulären und einen invertierten Steuereingang ST und STN auf, der jeweils mit einer Steuereinheit 3 verbunden ist. Die Steuereinheit 3 erzeugt abhangig von einem Aus- wahlsignal M für das Teilerverhaltnis Umschaltsignale f r die Eingänge ST und STN, wodurch eine Auswahl der Eingänge für einen jeweiligen Teilerring erfolgt.
Im einfachsten Fall sind nur die beiden Flip-Flops 1 und 2 vorgesehen es können aber weitere Teilerstufen nachgeschaltet sein, um höhere Teilerverhältnisse zu erhalten. Zur Bildung der Signale für die Eingänge ST und STN können der Steuereinheit 3 neben dem Eingangstakt T auch Ausgangssignale E und F dieser weiteren Stufen zugeführt werden.
In Figur 2 ist ein Detailschaltbild für die modifizierten D- Flip-Flops 1 und 2 dargestellt, wobei die Modifizierung in erster Linie darin besteht, daß neben einem ersten Eingangstransistorpaar T3 und T4 ein zweites Eingangstransistorpaar T9 und T10 vorgesehen ist, wobei ein gemeinsamer Anschluß der Transistoren T3 und T4 über einen Umschalttransistor T7, des- sen Gate mit dem Eingang ST verbunden ist, mit einem Knoten Kl verbindbar ist und wobei erste Anschlüsse der Transistoren T9 und T10 über einen weiteren Umschalttransistor T8, dessen Gate mit dem Eingang STN verbunden ist, ebenfalls mit dem Knoten Kl verbindbar sind. Das Gate des Transistors T3 ist dabei mit dem ersten invertierenden Eingang DIN, das Gate des Transistors T4 mit dem Eingang Dl, das Gate des Transistors T9 mit dem Eingang D2N und das Gate des Transistors T10 mit dem Eingang D2 verbunden. Die zweiten Anschlüsse der Transistoren T3 und T9 sind mit dem Ausgang Q und die zweiten An- Schlüsse der Transistoren T4 und T10 mit dem invertierten
Ausgang QN verbunden. Ein Transistor T5 ist mit einem ersten Anschluß mit einem Knoten K2 und mit einem zweiten Anschluß über einen Lastwiderstand RL1 mit VDD verbunden. Ein Transistor T6, der mit dem Transistor T5 ein Transistorpaar bildet, ist mit einem ersten Anschluß mit dem Knoten K2 und über einen Lastwiderstand RL2 mit VDD verbunden. Der Verbindungspunkt zwischen dem Transistor T5 und dem Widerstand RL1 stellt den Ausgang Q dar, der auf das Gate des Transistors T6 rückgekoppelt ist. Entsprechend stellt der Verbindungspunkt zwischen dem Transistor T6 und dem Lastwiderstand RL2 den invertierenden Ausgang QN dar, der auf das Gate des Transistors T5 rückgekoppelt ist. Durch die beiden kreuzweise verkoppel-
ten Transistoren T5 und T6 entsteht eine bistabile Kippstufe. Der Knoten Kl ist über einen Umschalttransistor Tl und der Knoten K2 ist über einen Umschalttransistor Tl über einen gemeinsamen Widerstand Rl mit Bezugspotential GND verbindbar, wobei das Gate des Transistors Tl mit dem regulären Takteingang CLK und das Gate des Transistors T2 mit dem invertierten Takteingang CLKN verbunden ist.
In Figur 3 sind die Signale T, A ... D im oberen Teil dieser Figur für den Fall ohne einen Signalwechsel an den Steuerein- gangen ST und STN sowie im unteren Teil der Figur für den Fall eines Signalwechsels an den Steuereingangen ST und STN dargestellt. Durch gezeichnete Pfeile zeigen dabei die Übernahme der Signale C und D als Signal A und B und die gepunk- tet dargestellten Zeichen die Übernahme der Signale A und B als Signal C und D. Der Eingangstakt T weist dabei eine Periodendauer PO und die Signale A ... D eine Periodendauer Pl = 2*P0 und damit ein Teilerverhaltnis 2:1 auf, sofern an den Steuereingangen ST bzw. STN kein Signalwechsel stattfindet. Durch einen entsprechenden Signalwechsel an den Eingängen ST bzw. STN wird zusätzlich zu der Teilung 2:1 für die Zeitdauer PO eine Umschaltung der Smale C und D unterdruckt, wodurch durch einen Signalwechsel an den Eingängen ST bzw. STN eine Periodendauer von P2 = 3*P0, also ein Teilerverhaltnis 3:1, entsteht.
Zur Erzeugung höherer Tellerverhaltnisse können einem solchen umschaltbaren Frequenzteiler z. B. weitere übliche Teiler- Flip-Flops nachgeschaltet werden.
Ferner kann die Steuereinheit 3 derart vorgesehen sein, daß m einem Fall keine Umschaltung erfolgt und die Ausgangsperiodendauer Pl = n*P0 betragt sowie im anderen Fall m Umschaltungen erfolgen, wodurch eine Ausgangsperiodendauer von P2 = (n + m)*P0 und damit ein n:l/(n + m) : 1-Frequenzteιler entsteht .
Schließlich besteht auch noch die Möglichkeit, daß abhängig von dem Auswahlsignal M, entweder k Umschaltungen oder m Umschaltungen während n Perioden PO erfolgen, wobei natürlich k ungleich m gilt. In entsprechender Weise führt dies zu einem (n + k):l/(n + m) : 1-Frequenzteiler .