WO2000001071A1 - Statischer frequenzteiler mit umschaltbarem teilerverhältnis - Google Patents

Statischer frequenzteiler mit umschaltbarem teilerverhältnis Download PDF

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Michael Pierschel
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

Definitions

  • the invention relates to a static frequency divider which contains at least two synchronously clocked holding elements or two flip-flop circuits, which alternately switch on and off.
  • the holding elements usually have a preparatory stage and a stage that holds the signal (master and slave).
  • the individual stages are usually designed as differential stages, since, due to the parasitic capacitances, relatively low signal levels occur at high and very high frequencies, and due to the differential stages there is a significantly greater interference immunity.
  • the working point current is between the preparatory one
  • Stage (master) and the stage holding the signal (slave) are switched, with a pair of transistors of each stage always carrying the usually constant operating point current and thus the operating point current of the holding elements is uniform during both clock phases. At least two such holding elements or D flip-flops are required for a static frequency divider.
  • the operating point current must be large enough to generate a corresponding signal voltage swing on the load elements and to reload the parasitic capacitances which are always present and are connected to ground with the required signal voltage swing.
  • a 2: 1 frequency divider can be interconnected in a manner known per se from two such holding elements in the form of a master-slave flip-flop, the clock control being designed such that either the master holding element or the slave holding element is activated and the outputs of the master holding element are connected to the inputs of the slave holding element.
  • a U-switching flip-flop or a so-called T-flip-flop is produced by feedback of the outputs of the master-slave flip-flop in phase opposition to the inputs of the master-slave flip-flop.
  • a binary static frequency divider with a divider ratio greater than 2: 1, for example, has a series connection of several ter flip-flops.
  • the object on which the invention is based is to provide a static frequency divider with switchable divider ratios, in which no additional level drivers or logic circuits with a correspondingly high power loss are required.
  • FIG. 1 shows a block diagram of a 2: 1/3: 1 divider according to the invention
  • Figure 2 is a circuit diagram of the modified master-slave flip-flops of Figures 1 and
  • FIGS. 1 and 2 shows a timing diagram to explain the mode of operation of the circuits shown in FIGS. 1 and 2.
  • modified D-flip-flops are present through additional input transistor pairs and switching transistors and a switchover takes place between two, so to speak, interlocking divider rings, the two part sets only being exchanged by a direct and a crosswise connection between the respective ones Distinguish the outputs of a first D flip-flop with the inputs of the second D flip-flop.
  • This switchover between the two divider rings suppresses an input clock period or extends the output clock period. Since the switchover time is typically much shorter than the period of the input clock with which both holding elements are clocked synchronously, the switchover from one divider ring to the other suppresses exactly one period of the input clock.
  • the static frequency divider Since the additional transistors in the modified master-slave flip-flop require the same operating currents, the static frequency divider, despite a switchable divider ratio, requires the same power loss as a static frequency divider with a correspondingly large fixed divider ratio.
  • a critical path does not exist, since no logic in the speed-determining divider ring can lead to time delays.
  • Such a circuit according to the invention can in principle be operated up to the highest frequencies that can be achieved with the respective technology. To do this, however, the individual edges on the control inputs must be as steep as possible in order to achieve the very short changeover time required for the operating current.
  • a second part is realized in that the output Q of the flip-flop 1 with the inverting input D2N and the output QN of the flip-flop are connected via a signal crossing X3 1 is connected to the regular input D2 of the flip-flop 2 and that the output Q of the flip-flop 2 via the signal crossings XI and X2 provided here with the input D2 of the flip-flop 1 and the output QN2 of the flip-flop 2 also are directly connected to input D2N via signal crossings XI and X2.
  • a direct connection means that a non-inverted output is connected to a corresponding non-inverted input and an inverted output is connected to a corresponding inverted input.
  • a crosswise connection here means that a non-inverted output is connected to an inverted input and an inverted output is connected to a corresponding non-inverted input.
  • both flip-flops 1 and 2 are switched on at their clock outputs CLK and CLKN
  • the flip-flops 1 and 2 each have a regular and an inverted control input ST and STN, which are each connected to a control unit 3.
  • the control unit 3 generates changeover signals for the inputs ST and STN depending on a selection signal M for the divider ratio, as a result of which the inputs are selected for a respective divider ring.
  • M for the divider ratio
  • the control unit 3 can be supplied with the input clock T and also output signals E and F from these further stages.
  • FIG 2 a detailed circuit diagram for the modified D flip-flops 1 and 2 is shown, the modification consisting primarily in that in addition to a first pair of input transistors T3 and T4, a second pair of input transistors T9 and T10 is provided, with a common connection of the Transistors T3 and T4 can be connected to a node Kl via a switching transistor T7, the gate of which is connected to the input ST, and first connections of the transistors T9 and T10 can be connected via a further switching transistor T8, the gate of which is connected to the input STN, are also connectable to the node Kl.
  • the gate of transistor T3 is connected to the first inverting input DIN, the gate of transistor T4 to input D1, the gate of transistor T9 to input D2N and the gate of transistor T10 to input D2.
  • the second connections of the transistors T3 and T9 are with the output Q and the second connections of the transistors T4 and T10 with the inverted one
  • a transistor T5 is connected with a first connection to a node K2 and with a second connection via a load resistor RL1 to VDD.
  • a transistor T6, which forms a pair of transistors with transistor T5 is connected at a first connection to node K2 and via a load resistor RL2 to VDD.
  • the connection point between the transistor T5 and the resistor RL1 represents the output Q, which is fed back to the gate of the transistor T6.
  • the connection point between the transistor T6 and the load resistor RL2 represents the inverting output QN, which is fed back to the gate of the transistor T5. Coupled crosswise by the two Transistors T5 and T6 result in a bistable multivibrator.
  • the node K1 can be connected via a switching transistor T1 and the node K2 can be connected via a switching transistor T1 via a common resistor R1 with reference potential GND, the gate of the transistor T1 being connected to the regular clock input CLK and the gate of the transistor T2 being connected to the inverted clock input CLKN is.
  • FIG. 3 shows the signals T, A ... D in the upper part of this figure for the case without a signal change at the control inputs ST and STN and in the lower part of the figure for the case of a signal change at the control inputs ST and STN .
  • Drawn arrows show the takeover of signals C and D as signals A and B and the dotted characters show the takeover of signals A and B as signals C and D.
  • P2 (n + m) * P0
  • n : l / (n + m): 1-frequency divider arises.
  • k switches or m switches take place during n periods PO, k of course not equal to m. In a corresponding manner, this leads to an (n + k): l / (n + m): 1 frequency divider.

Landscapes

  • Electronic Switches (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Der Anmeldungsgegenstand betrifft einen statischen Frequenzteiler mit umschaltbarem Teilerverhältnis für höchste Frequenzen und einer minimalen Gesamtleistungsaufnahme. Hierzu wird in einer ersten Teilerstufe ein T-Flip-Flop mit modifizierten D-Flip-Flops vorgesehen, die ein zusätzliches Eingangstransistorpaar aufweisen. Erfolgt zu einem beliebigen Zeitpunkt eine Umschaltung des Betriebsstromes der Eingangstransistorpaare, so wird exakt eine Eingangstaktperiode unterdrückt und das Teilerverhältnis geändert. Durch weitere Teiler-Flip-Flops und mehrere Umschaltvorgänge lassen sich praktisch beliebige umschaltbare Teilerverhältnisse realisieren.

Description

Beschreibung
Statischer Frequenzteiler mit umschaltbarem Teilerverhältnis.
Die Erfindung betrifft einen statischen Frequenzteiler, der mindestens zwei synchron getaktete Haltegliedern bzw. zwei Flip-Flop-Schaltungen beinhaltet, die sich jeweils wechselseitig ein- bzw. ausschalten. Die Halteglieder weisen meist eine vorbereitende Stufe und eine das Signal haltende Stufe (Master und Slave) auf. Die einzelnen Stufen werden meist als Differenzstufen ausgebildet, da aufgrund der parasitären Kapazitäten, bei hohen und sehr hohen Frequenzen relativ geringe Signalpegel auftreten und durch die Differenzstufen eine deutlich größere Störfestigkeit gegeben ist. Der Ar- beitspunktsstrom wird hierbei zwischen der vorbereitenden
Stufe (Master) und der das Signal haltenden Stufe (Slave) umgeschaltet, wobei jeweils ein Transistorpaar einer jeden Stufe stets den in der Regel konstanten Arbeitspunktstrom führt und somit der Arbeitspunktstrom der Halteglieder während bei- der Taktphasen gleichförmig ist. Für einen statischen Frequenzteiler sind mindestens zwei solcher Halteglieder bzw. D- Flip-Flops erforderlich. Der Arbeitspunktström muß groß genug sein, um einen entsprechende Signalspannungshub an den Lastelementen zu erzeugen und die stets vorhandenen, gegen Masse geschalteten, parasitären Kapazitäten mit dem geforderten Signalspannungshub umzuladen. Ein 2:1 Frequenzteiler kann in an sich bekannter Weise aus zwei solchen Haltegliedern in Form eines Master-Slave-Flip-Flops zusammengeschaltet werden, wobei die Taktansteuerung so gestaltet ist, daß jeweils entwe- der das Master-Halteglied oder das Slave-Halteglied aktiviert wird und die Ausgänge des Master-Halteglieds mit den Eingängen des Slave-Halteglieds verbunden sind. Durch gegenphasige Rückkopplung der Ausgänge des Master-Slave-Flip-Flops auf die Eingänge des Master-Slave-Flip-Flops entsteht ein U schalt- Flip-Flop bzw. ein sogenanntes T-Flip-Flop. Ein binärer statischer Frequenzteiler mit einem Teilerverhältnis größer als 2:1 weist beispielsweise eine Hintereinanderschaltung mehre- rer T-Flip-Flops auf. Ist ein ungeradzahliger bzw. ein von einer binaren Folge abweichender Teilungsfaktor erforderlich, so kann dies beispielsweise mit einer entsprechenden Logik, die entweder die Eingänge oder die Halteglieder vor dem ]e- weils nächsten Tellerzyklus rucksetzt, erreicht werden. Derartige Logikschaltungen sind jedoch nicht einfach zu realisieren, da die verwendeten Signalpegel nur im Bereich von 200 mV bis 500 mV liegen und eine entsprechende Pegelanhebung erfolgen muß. Die entsprechenden Treiber und die Logik werden bei hohen Frequenzen betrieben und verursachen entsprechend hohe Verlustleistungen. Außerdem ist die Verwendung von Logikgattern stets mit einer Verzogerungszeit verbunden, welche den sogenannten kritischen Pfad bestimmt. Diese zusätzlichen Verzogerungen durch die Logik senkt die erreichbare maximale Teilerfrequenz meist erheblich, was im wesentlichen daran liegt, daß der Binarteiler erst weiterschalten darf, wenn die Entscheidung der Logik über den akuteilen Zustand der Ausgange korrekt gefallen ist und die entsprechenden Signale neu eingestellt worden sind.
Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, einen statischen Frequenzteiler mit umschaltbaren Teilerver- haltnissen anzugeben, bei dem keine zusatzlichen Pegeltreiber oder Logikschaltungen mit einer entsprechend hohen Verlust- leistung erforderlich sind.
Diese Aufgabe wird erfmdungsgemaß durch die Merkmale des Patentanspruchs 1 gelost. Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den weiteren Ansprüchen.
Im folgenden wird die Erfindung anhand eines m den Zeichnungen dargestellten bevorzugten Ausfuhrungsbeispiels naher erläutert. Dabei zeigt
Figur 1 ein Blockschaltbild eines erfmdungsgemaßen 2:1/3:1- Teilers, Figur 2 ein Schaltbild der modifizierten Master-Slave-Flip- Flops von Figur 1 und
Figur 3 ein Zeitdiagramm zur Erläuterung der Funktionsweise der m Figur 1 und 2 dargestellten Schaltungen.
Bei der Erfindung wird im wesentlichen bewirkt, daß durch zusätzliche Eingangstransistorpaare und Umschalttransistoren modifizierte D-Flip-Flops vorhanden sind und eine Umschaltung zwischen zwei gewissermaßen ineinander verschrankten Teilerringen erfolgt, wobei sich beide Teilemnge lediglich durch eine Vertauschung einer direkten und einer kreuzweisen Verbindung zwischen den jeweiligen Ausgängen eines ersten D- Flip-Flops mit den Eingängen des zweiten D-Flip-Flops unter- scheiden. Diese Umschaltung zwischen den beiden Teilerringen bewirkt eine Unterdrückung einer Eingangstaktperiode bzw. eine Verlängerung der Ausgangstaktperiode. Da die Umschaltzeit typischerweise wesentlich kurzer ist als die Periodendauer des Eingangstaktes mit dem beide Halteglieder synchron getak- tet werden, wird durch die Umschaltung von einem Teilerring auf den anderen genau eine Periodendauer des Eingangstaktes unterdruckt. Da die zusätzlichen Transistoren m dem modifizierten Master-Slave-Flip-Flop die gleichen Betriebsstrome erfordert, benotigt der statische Frequenzteiler, trotz einem umschaltbaren Teilerverhaltnis, dieselbe Verlustleistung wie ein statischer Frequenzteiler mit entsprechend großen festen Teilerverhaltnis. Ein kritischer Pfad existiert nicht, da keine Logik im geschwindigkeitsbestimmenden Teilerring zu Zeitverzogerungen fuhren kann. Damit ist eine solche erfm- dungsgemaße Schaltung prinzipiell bis zu den höchsten mit der jeweiligen Technologie erreichbaren Frequenzen betreibbar. Dazu m ssen allerdings die einzelnen Flanken an den Steuer- emgangen möglichst steil sein, um die erforderliche sehr kurze Umschaltzeit für den Betriebsstrom zu erreichen.
In Figur 1 sind zwei D-Flip-Flops 1 und 2 m einer Master- Slave-Anordnung als T-Flip-Flop bzw. als Umschalt-Flip-Flop geschaltet, wobei ein regulärer, ein Signal C führender Ausgang Q des Flip-Flops 1 mit einem regulären Eingang Dl des Flip-Flops 2 und ein invertierter, ein Signal D führender Ausgang QN mit einem invertierten Eingang D1N des Flip-Flops 2, also entsprechende Ausgange mit entsprechenden Eingängen, verbunden sind und wobei ein regulärer, ein Signal A führender Ausgang Q des Flip-Flops 2 über eine Signalkreuzung XI mit einem invertierenden Eingang D1N des Flip-Flops 1 und ein invertierender, ein Signal B führender Ausgang QN des Flip- Flops 2 über eine Signalkreuzung XI mit einem regulären Eingang Dl des Flip-Flops 1 verbunden ist. Darüber hinaus ist auf der Basis der modifizierten D-Flip-Flops 1 und 2 ein zweiter Teilemng dadurch realisiert, daß über eine Signalkreuzung X3 der Ausgang Q des Flip-Flops 1 mit dem mvertie- renden Eingang D2N und der Ausgang QN des Flip-Flops 1 mit dem regulären Eingang D2 des Flip-Flops 2 verbunden ist und daß der Ausgang Q des Flip-Flops 2 über die hier vorgesehenen Signalkreuzungen XI und X2 mit dem Eingang D2 des Flip-Flops 1 und der Ausgang QN2 des Flip-Flops 2 ebenfalls über die Si- gnalkreuzungen XI und X2 mit dem Eingang D2N direkt verbunden sind. Eine direkte Verbindung bedeutet also m diesem Zusammenhang, daß ein nicht invertierter Ausgang mit einem entsprechenden nicht invertierten Eingang und ein invertierter Ausgang mit einem entsprechenden invertierten Eingang verbun- den sind. In entsprechender Weise bedeutet hier eine kreuzweise Verbindung, daß ein nicht invertierter Ausgang mit einem invertierten Eingang und ein invertierter Ausgang mit einem entsprechenden nicht invertierten Eingang verbunden sind. Beiden Flip-Flops 1 und 2 wird, neben einer Versorgungsspan- nung VDD und GND, an ihren Taktemgangen CLK und CLKN ein
Eingangstaktsignal T zugeführt. Die Flip-Flops 1 und 2 weisen jeweils einen regulären und einen invertierten Steuereingang ST und STN auf, der jeweils mit einer Steuereinheit 3 verbunden ist. Die Steuereinheit 3 erzeugt abhangig von einem Aus- wahlsignal M für das Teilerverhaltnis Umschaltsignale f r die Eingänge ST und STN, wodurch eine Auswahl der Eingänge für einen jeweiligen Teilerring erfolgt. Im einfachsten Fall sind nur die beiden Flip-Flops 1 und 2 vorgesehen es können aber weitere Teilerstufen nachgeschaltet sein, um höhere Teilerverhältnisse zu erhalten. Zur Bildung der Signale für die Eingänge ST und STN können der Steuereinheit 3 neben dem Eingangstakt T auch Ausgangssignale E und F dieser weiteren Stufen zugeführt werden.
In Figur 2 ist ein Detailschaltbild für die modifizierten D- Flip-Flops 1 und 2 dargestellt, wobei die Modifizierung in erster Linie darin besteht, daß neben einem ersten Eingangstransistorpaar T3 und T4 ein zweites Eingangstransistorpaar T9 und T10 vorgesehen ist, wobei ein gemeinsamer Anschluß der Transistoren T3 und T4 über einen Umschalttransistor T7, des- sen Gate mit dem Eingang ST verbunden ist, mit einem Knoten Kl verbindbar ist und wobei erste Anschlüsse der Transistoren T9 und T10 über einen weiteren Umschalttransistor T8, dessen Gate mit dem Eingang STN verbunden ist, ebenfalls mit dem Knoten Kl verbindbar sind. Das Gate des Transistors T3 ist dabei mit dem ersten invertierenden Eingang DIN, das Gate des Transistors T4 mit dem Eingang Dl, das Gate des Transistors T9 mit dem Eingang D2N und das Gate des Transistors T10 mit dem Eingang D2 verbunden. Die zweiten Anschlüsse der Transistoren T3 und T9 sind mit dem Ausgang Q und die zweiten An- Schlüsse der Transistoren T4 und T10 mit dem invertierten
Ausgang QN verbunden. Ein Transistor T5 ist mit einem ersten Anschluß mit einem Knoten K2 und mit einem zweiten Anschluß über einen Lastwiderstand RL1 mit VDD verbunden. Ein Transistor T6, der mit dem Transistor T5 ein Transistorpaar bildet, ist mit einem ersten Anschluß mit dem Knoten K2 und über einen Lastwiderstand RL2 mit VDD verbunden. Der Verbindungspunkt zwischen dem Transistor T5 und dem Widerstand RL1 stellt den Ausgang Q dar, der auf das Gate des Transistors T6 rückgekoppelt ist. Entsprechend stellt der Verbindungspunkt zwischen dem Transistor T6 und dem Lastwiderstand RL2 den invertierenden Ausgang QN dar, der auf das Gate des Transistors T5 rückgekoppelt ist. Durch die beiden kreuzweise verkoppel- ten Transistoren T5 und T6 entsteht eine bistabile Kippstufe. Der Knoten Kl ist über einen Umschalttransistor Tl und der Knoten K2 ist über einen Umschalttransistor Tl über einen gemeinsamen Widerstand Rl mit Bezugspotential GND verbindbar, wobei das Gate des Transistors Tl mit dem regulären Takteingang CLK und das Gate des Transistors T2 mit dem invertierten Takteingang CLKN verbunden ist.
In Figur 3 sind die Signale T, A ... D im oberen Teil dieser Figur für den Fall ohne einen Signalwechsel an den Steuerein- gangen ST und STN sowie im unteren Teil der Figur für den Fall eines Signalwechsels an den Steuereingangen ST und STN dargestellt. Durch gezeichnete Pfeile zeigen dabei die Übernahme der Signale C und D als Signal A und B und die gepunk- tet dargestellten Zeichen die Übernahme der Signale A und B als Signal C und D. Der Eingangstakt T weist dabei eine Periodendauer PO und die Signale A ... D eine Periodendauer Pl = 2*P0 und damit ein Teilerverhaltnis 2:1 auf, sofern an den Steuereingangen ST bzw. STN kein Signalwechsel stattfindet. Durch einen entsprechenden Signalwechsel an den Eingängen ST bzw. STN wird zusätzlich zu der Teilung 2:1 für die Zeitdauer PO eine Umschaltung der Smale C und D unterdruckt, wodurch durch einen Signalwechsel an den Eingängen ST bzw. STN eine Periodendauer von P2 = 3*P0, also ein Teilerverhaltnis 3:1, entsteht.
Zur Erzeugung höherer Tellerverhaltnisse können einem solchen umschaltbaren Frequenzteiler z. B. weitere übliche Teiler- Flip-Flops nachgeschaltet werden.
Ferner kann die Steuereinheit 3 derart vorgesehen sein, daß m einem Fall keine Umschaltung erfolgt und die Ausgangsperiodendauer Pl = n*P0 betragt sowie im anderen Fall m Umschaltungen erfolgen, wodurch eine Ausgangsperiodendauer von P2 = (n + m)*P0 und damit ein n:l/(n + m) : 1-Frequenzteιler entsteht . Schließlich besteht auch noch die Möglichkeit, daß abhängig von dem Auswahlsignal M, entweder k Umschaltungen oder m Umschaltungen während n Perioden PO erfolgen, wobei natürlich k ungleich m gilt. In entsprechender Weise führt dies zu einem (n + k):l/(n + m) : 1-Frequenzteiler .

Claims

Patentansprüche
1. Statischer Frequenzteiler mit umschaltbarem Teilerverhalt¬
bei dem, m einem ersten Teilerring, die Ausgange (Q, QN) eines ersten Halteglieds (1) mit den entsprechenden Eingängen (Dl, DIN) eines zweiten Halteglieds (1) direkt und die Ausgange des zweiten Halteglieds kreuzweise (XI) mit den entsprechenden Eingängen des ersten Halteglieds verbunden sind, bei dem m einem zweiten Teilerring, anstelle der kreuzweisen Verbindung (XI) eine direkte Verbindung (XI, X2 ) und umgekehrt (X3) besteht, bei dem eine Steuereinrichtung (3) vorhanden ist, die abhangig von einem Auswahlsignal (M) für ein gewünschtes Teiler- Verhältnis eine Umschaltung zwischen dem ersten und zweiten Teilerring bewirkt.
2. Statischer Frequenzteiler nach Anspruch 1, bei dem das erste und zweite Halteglied neben einen zum er- sten Teiler angehorigen ersten Eingangstransistorpaar (T3,
T4) ein zusatzliches, zum zweiten Teilerring gehöriges Em- gangstransistorpaar (T9, T10) aufweist, bei dem in Abhängigkeit des Auswahlsignals (M) mit Hilfe von
Auswahltransistoren (T7, T8) entweder das erste Emgangstran- sistorpaar oder das zweite Eingangstransistorpaar aktivierbar ist und bei dem das erste und zweite Halteglied weitere Schaltungs- teile enthalt, die Bestandteil von beiden Teilerringen sind.
3. Statischer Frequenzteiler nach Anspruch 2, bei dem die weiteren Schaltungsteile einen ersten Transistor (Tl) und einen zweiten Transistor (T2) beinhalten, die m Abhängigkeit des Emgangstaktsignales (T) entweder einen ersten Knoten (Kl) oder einen zweiten Knoten (K2) über einen Wider- stand (Rl) mit Bezugspotential (GND) verbinden, bei dem die weiteren Schaltungsteile eine mit den Ausgangen des Halteglieds verbundene bistabile Kippstufe (T5, T6, RL1, RL2 ) beinhalten, die mit dem zweiten Knoten (K2) verbunden ist, und bei dem entweder das erste oder zweite Eingangstransistorpaar dadurch aktivierbar ist, daß entweder das erste oder das zweite Eingangstransistorpaar über einen jeweiligen Auswahltransistor in Abhängigkeit eines Steuersignales (ST, STN) mit dem ersten Knoten (Kl) verbindbar ist.
4. Statischer Frequenzteiler nach einem der vorhergehenden Ansprüche, bei dem eine Steuereinheit (3) vorhanden ist, die innerhalb von n Perioden eines Eingangstaktes (PO) des statischen Frequenzteilers in Abhängigkeit des Auswahlsignales (M) für ein gewünschtes Teilerverhältnis entweder k mal oder n mal um- schaltet, wobei k ungleich m ist und wobei k und m ganzzahlige Werte zwischen 0 und n sind.
5. Statischer Frequenzteiler nach Anspruch 4, bei dem dem ersten bzw. zweiten Teilerring weitere Teilerstu- fen nachgeschaltet sind und Ausgangssignale (E, F) dieser weiteren Teilerstufen der Steuereinheit (3) zugeführt sind.
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