JP3513376B2

JP3513376B2 - フリップフロップ回路

Info

Publication number: JP3513376B2
Application number: JP31791297A
Authority: JP
Inventors: 雄一佐藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-11-19
Filing date: 1997-11-19
Publication date: 2004-03-31
Anticipated expiration: 2017-11-19
Also published as: US6369629B1; US6522184B2; US20020097076A1; JPH11150447A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスタティック型マス
タースレーブ方式のフリップフロップ回路に関する。

【０００２】

【従来の技術】微細加工技術等の進展により、ＬＳＩ
（Large Scale Integrated circuit）の高速化、高集積
化が進んでいるが、高速で動作する大規模集積回路を実
用化するためには、ＬＳＩの低消費電力化は重要な技術
のひとつとなっている。すなわち、ＬＳＩを高速で動作
させると、消費電力は大きなものになり、安定に動作さ
せるためには発熱対策としてセラミック・パッケージの
採用や放熱フィン等が必要になるのでコストが高くなる
という問題があった。

【０００３】また、近年の小型で軽量の携帯機器におい
ては電池で動作させるので使用時間の面からも低消費電
力化は重要である。特に高速クロックで動作するフリッ
プフロップ回路は消費電力が大きくなりやすいので、回
路構成により低消費電力化を図ることは有効である。

【０００４】従来、以下説明するスタティック型マスタ
ー・スレーブ方式のフリップフロップ回路がＣＭＯＳ
（Complementary Metal Oxide Semiconductor Field Ef
fect Transistor）の採用により、高速で比較的低消費
電力のためによく利用されている。図１０にこの従来の
スタティック型マスタースレーブ方式フリップフロップ
回路を示す。

【０００５】図１０において、Ｄはデータ入力信号、Ｃ
Ｋはクロック入力信号、Ｑはデータ出力信号である。フ
リップフロップ回路に入力されるクロック信号ＣＫはイ
ンバータ回路２００で反転されて信号ＣＫＸとなり、さ
らに信号ＣＫＸはインバータ回路２０１で反転されて信
号ＣＫ１となる。信号ＣＫＸとＣＫ１はトランスファー
ゲート２０２、２０５、２０６、２０９に印加され、こ
れらをオン／オフ制御する。

【０００６】図１１は１個のトランスファーゲートをト
ランジスタレベルで図示したものである。トランスファ
ーゲートはＮチャネル型ＭＯＳＦＥＴ（以下単に「ＮＭ
ＯＳ」という）２１０とＰチャネルＭＯＳＦＥＴ（以下
単に「ＰＭＯＳ」という）２１１を並列となるように接
続したもので、ＮＭＯＳ２１０とＰＭＯＳ２１１の各ゲ
ートには互いに反転した信号ＣＫ、ＣＫＸの入力により
オン／オフ制御を行う。

【０００７】例えば、信号ＣＫがハイレベル（以下
「Ｈ」と略す）で、信号ＣＫＸがロウレベル（以下
「Ｌ」と略す）である場合、ＮＭＯＳ２１０とＰＭＯＳ
２１１はともにオンし、トランスファーゲートの両端の
ＡとＹは接続される。一方、信号ＣＫがＬで信号ＣＫＸ
がＨである場合、ＮＭＯＳ２１０とＰＭＯＳ２１１はと
もにオフし、トランスファーゲートの両端ＡとＹは遮断
される。

【０００８】図１０の回路図において、クロック入力信
号ＣＫがＬである場合、インバータ回路２００、２０１
により信号ＣＫＸはＨとなり、信号ＣＫ１はＬとなる。
したがって、トランスファーゲート２０２はオンし、マ
スターラッチではノード２２０にデータ入力信号Ｄが導
出される。データ入力信号ＤがＬである場合で説明する
と、インバータ回路２０３によってノード２２１はＨと
なり、さらにインバータ回路２０４によってノード２２
２はＬとなる。このとき、トランスファーゲート２０
５、２０６はオフしており、マスターラッチに導出され
たデータはスレーブラッチには伝えられない。

【０００９】次に、クロック信号ＣＫがＨとなると、イ
ンバータ回路２００、２０１により信号ＣＫＸはＬに、
信号ＣＫ１はＨとなる。するとトランスファーゲート２
０２はオフし、トランスファーゲート２０５、２０６は
オンする。これにより、マスターラッチでは、インバー
タ回路２０３、２０４とトランスファーゲート２０５に
よって読み込まれたデータの保持が行われる。

【００１０】また、トランスファーゲート２０６がオン
することによりノード２２１の信号はスレーブラッチの
ノード２２３に導出される。そして、インバータ回路２
０７によりデータ出力信号ＱはＬになる。さらに、イン
バータ回路２０８によりノード２２４はＨとなる。この
とき、トランスファーゲート２０９はオフしている。

【００１１】次に、クロック信号ＣＫがＬとなると、ト
ランスファーゲート２０６がオフし、トランスファーゲ
ート２０９がオンするので、スレーブラッチではデータ
出力信号ＱがＬとなるようにデータの保持が行われる。

【００１２】したがって、クロック信号ＣＫがＬのとき
にデータ入力信号Ｄがマスターラッチに読み込まれ、ク
ロック信号ＣＫがＨとなったときにスレーブラッチにそ
のデータが転送され、データ出力信号Ｑが出力される。
それから、再びクロック信号ＣＫがＬとなったときに、
スレーブラッチによりデータ出力信号Ｑは保持される。
また、データ入力信号ＤがＨであっても同様の動作によ
りデータ出力信号ＱがＨとして出力されることになる。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
フリップフロップ回路（図１０）では、データ入力信号
Ｄの値にかかわらずクロック入力信号ＣＫが変化する
と、インバータ回路２００、２０１及びトランスファー
ゲート２０２、２０５、２０６、２０９を構成する６個
のＰＭＯＳと６個のＮＭＯＳでのゲート容量と、インバ
ータ回路２００、２０１のドレイン容量の充放電による
電流が流れる。

【００１４】また、インバータ回路２００、２０１では
それぞれＰＭＯＳとＮＭＯＳが直列に接続されている
が、クロック入力信号ＣＫが変化する際にインバータ回
路２００、２０１におけるＰＭＯＳ及びＮＭＯＳが同時
にオンする期間が存在し、その期間に電源電圧とグラン
ドレベルＧＮＤとの間に貫通電流が流れるので消費電流
が大きいという問題があった。

【００１５】また、図１２に示すように、ＰＭＯＳはゲ
ート電圧が電源電圧ＶＤＤよりしきい値電圧ＶｔｈＰ下
がった電圧ＶＤＤ−ＶｔｈＰより低い範囲Ｒ１でオン
し、一方、ＮＭＯＳはゲート電圧がしきい値電圧Ｖｔｈ
ｎより高い範囲Ｒ２でオンする。

【００１６】例えば、あるインバータ回路において入力
されるクロック信号の立ち上がり時では、まずクロック
信号がＬであるためにＰＭＯＳはオンし、ＮＭＯＳはオ
フしているが、信号がＶｔｈｎまで上昇すると、クロッ
ク信号がゲートに入力されているＮＭＯＳがオンする。
さらにＶＤＤ−ＶｔｈＰまで上昇するとＰＭＯＳがオフ
する。

【００１７】したがって、信号ＣＫＸの立ち上がりで
は、クロック信号ＣＫＸがＶｔｈｎからＶＤＤ−Ｖｔｈ
Ｐに到達するまでトランスファーゲート２０２のＮＭＯ
Ｓと、トランスファーゲート２０５のＰＭＯＳが同時に
オンする期間が存在する。また、信号ＣＫ１の立ち下が
りでは、トランスファーゲート２０２のＰＭＯＳと、ト
ランスファーゲート２０５のＮＭＯＳが同時にオンする
期間が存在する。

【００１８】そのため、マスターラッチで保持している
データと異なるデータを読み込む際に、データ入力信号
Ｄとインバータ回路２０４の出力側でトランスファーゲ
ート２０２、２０５を介して貫通電流が流れるという問
題があった。また、マスターラッチ側からスレーブラッ
チにデータを読み出すときに、インバータ回路２０３の
出力とインバータ回路２０８の出力が異なるときにもト
ランスファーゲート２０６、２０９を介して貫通電流が
流れてしまっていた。

【００１９】また、信号ＣＫＸ、ＣＫ１はインバータ回
路２００、２０１で生成されているので、位相差が生ず
る。そのため、トランスファーゲート２０２、２０５は
必ずしも同時にオン／オフ動作しない。このことは、デ
ータ入力信号Ｄとインバータ回路２０４の出力とが異な
るときにはトランスファーゲート２０２、２０５を介し
て貫通電流が流れる原因となっていた。

【００２０】さらには、この従来のフリップフロップ回
路（図１０）では、クロック信号ＣＫの入力からインバ
ータ回路２００、２０１で信号ＣＫＸ、ＣＫ１を生成
し、これらの信号ＣＫＸ、ＣＫ１で動作しているので、
クロック入力信号ＣＫよりも動作が遅延しており、クロ
ック入力信号ＣＫの立ち下がりの際にマスターラッチに
データが保持されるまでのデータホールドタイムを十分
に長くする必要があるという問題もあった。

【００２１】本発明は上記課題を解決するもので、その
目的は低消費電力で動作するＣＭＯＳフリップフロップ
回路を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に本発明では、マスターラッチとスレーブラッチから成
り、データ入力信号及びクロック入力信号の入力により
動作するＣＭＯＳスタティック型のフリップフロップ回
路において、前記マスターラッチは、前記クロック入力
信号が第１のレベルのときに前記データ入力信号に基づ
いて第１のノードの状態を設定するデータ読込回路と、
前記クロック入力信号が第２のレベルのときに前記デー
タ読込回路によって設定された状態を保持する第１のデ
ータ保持回路と、前記クロック入力信号及び前記第１の
ノードの状態を入力し、前記クロック入力信号が前記第
１のレベルのときに第２のノードの状態を一定の状態に
保持し、一方、前記クロック入力信号が前記第２のレベ
ルのときに前記第１のノードの状態に基づいて前記第２
の状態を設定する信号切換回路とを有し、前記スレーブ
ラッチは、前記クロック入力信号が前記第２のレベルの
ときに前記第２のノードの状態に基づいて第３のノード
の状態を設定するデータ読出回路と、前記クロック入力
信号が前記第１のレベルのときに前記第３のノードを前
記データ読出回路で設定された状態を保持する第２のデ
ータ保持回路とを有するようにしている。

【００２３】このような構成によると、フリップフロッ
プ回路はクロック入力信号が例えばＬであるように第１
のレベルであるときに、マスターラッチにおけるデータ
読込回路でデータ入力信号を読み込み、第１のノードの
状態をデータ入力信号の反転した信号状態等に設定す
る。信号切換回路では第１のノードの状態にかかわりな
く、第２のノードを例えばＨのように一定に保持する。
これにより、スレーブラッチではデータ読出回路での読
み取りが行われず、データの伝搬は禁止される。次に、
クロック入力信号が例えばＨであるように第２のレベル
となると、マスターラッチでは、第１のデータ保持回路
が動作し、第１のノードの状態を保持する。そして、信
号切換回路では第１のノードの状態に基づいて第２のノ
ードの状態を設定する。スレーブラッチではデータ読出
回路によって第２のノードの状態を読み取り、その状態
に基づいて第３のノードの設定を行う。この第３のノー
ドの状態からフリップフロップ回路の出力が得られる。
再びクロック入力信号が第１のレベルとなると、マスタ
ーラッチではデータの読み込みが行われ、一方、スレー
ブラッチでは第２のデータ保持回路によってデータの保
持が行われる。これにより、第３のノードの状態を一定
に保ってフリップフロップ回路の出力を安定に保つ。

【００２４】また、本発明では上記構成において、さら
に、前記クロック入力信号がゲートに接続されているト
ランジスタを有する回路を、前記データ読込回路と前記
第２のデータ保持回路とで共用するようにしている。

【００２５】このような構成では、データ読込回路と第
２のデータ保持回路はともに前記クロック入力信号が第
１のレベルであるときに動作する回路であるので、クロ
ック入力信号がゲートに接続されているトランジスタを
有する回路を共用することにより、フリップフロップ回
路では全体としてトランジスタ数を少なくすることがで
きる。また、第１のデータ保持回路とデータ読出回路に
ついても同様にクロック入力信号が第２のレベルである
とき動作する回路であるので、クロック入力信号がゲー
トに接続されているトランジスタを有する回路を共用す
ることにより、トランジスタ数を少なくすることができ
る。

【００２６】また、本発明では上記構成において、さら
に、前記第１のノードを入力するインバータ回路と、前
記インバータ回路の出力に基づいて前記第１のノードと
一定電圧との接続を遮断制御するトランジスタとを備え
るようにしている。

【００２７】このような構成によると、フリップフロッ
プ回路はクロック入力信号が第１のレベルから第２のレ
ベルに変化するときにあらかじめ電源電圧又はグランド
レベル等の一定電圧と遮断されているので第１のノード
では貫通電流が流れないようになっている。

【００２８】また、本発明では上記構成において、さら
に、前記信号切換回路はＮＡＮＤ回路であり、前記ＮＡ
ＮＤ回路を構成する２個の直列に接続されたＮＭＯＳの
うち、ソースが一定電圧に接続されている一方の前記Ｎ
ＭＯＳのゲートは前記第１のノードに接続され、他方の
前記ＮＭＯＳのゲートには前記クロック入力信号が入力
されるようにしている。

【００２９】このような構成によると、クロック入力信
号の変化によりＮＭＯＳがオンし、第２のノードの状態
がＨからＬに変化する場合に、トランジスタ等のドレイ
ン容量によって蓄積された電荷が充放電電流となって流
れるが、上記ＮＭＯＳを逆に配置したときよりもトラン
ジスタ１個分ドレイン容量が小さいため充放電電流が小
さくなる。また、信号切換回路がＮＯＲ回路であるとき
にも、同様に直列に接続されたＰＭＯＳについて、一定
電圧側に接続されている方を第１のノードに接続し、他
方にクロック入力信号が入力されるようにすることによ
って充放電電流を小さくしている。

【００３０】また、本発明では上記構成において、さら
に、前記信号切換回路の一部と、前記インバータ回路の
一部を共用している。例えば、信号切換回路がＮＡＮＤ
回路の場合には、第１のノードに接続されているＮＭＯ
Ｓをインバータ回路のＮＭＯＳとして共用することがで
きる。これによって、フリップフロップ回路では全体と
してトランジスタ数を少なくすることができる。

【００３１】また、本発明では上記構成において、さら
に、前記信号切換回路はＮＡＮＤ回路であり、前記第１
のデータ保持回路では、前記第１のノードと一定電圧の
間に前記一定電圧側から前記インバータ回路の出力がゲ
ートに入力される第１のＮＭＯＳと、前記クロック入力
信号がゲートに入力される第２のＮＭＯＳとが直列とな
るように挿入されており、前記データ読出回路では、前
記第２のノードにゲートが接続されているＰＭＯＳと、
前記クロック入力信号がゲートに入力され、ソースが前
記第１のＮＭＯＳと前記第２のＮＭＯＳとの接続中点に
接続されている第３のＮＭＯＳとが設けられ、前記ＰＭ
ＯＳと前記第３のＮＭＯＳの接続中点が前記第３のノー
ドに接続されるようにしている。

【００３２】このような構成によると、フリップフロッ
プ回路は第１のＮＭＯＳによってクロック入力信号の切
換時に第１のノードに貫通電流が流れないようになって
いる。また、このＮＭＯＳをスレーブラッチでのデータ
読出回路で共用されているので、トランジスタ数の減少
が図られている。

【００３３】また、本発明では上記構成において、さら
に、前記信号切換回路はＮＯＲ回路であり、前記第１の
データ保持回路では、前記第１のノードと一定電圧の間
に前記一定電圧側から前記インバータ回路の出力がゲー
トに入力される第１のＰＭＯＳと、前記クロック入力信
号がゲートに入力される第２のＰＭＯＳとが直列となる
ように挿入されており、前記データ読出回路では、前記
第２のノードにゲートが接続されているＮＭＯＳと、前
記クロック入力信号がゲートに入力され、ソースが前記
第１のＰＭＯＳと前記第２のＰＭＯＳとの接続中点に接
続されている第３のＰＭＯＳとが設けられ、前記ＮＭＯ
Ｓと前記第３のＰＭＯＳの接続中点が前記第３のノード
に接続されるようにしている。このような構成では、前
述の構成と同様に、貫通電流の抑制とトランジスタ数の
減少が図られている。

【００３４】また、本発明では上記構成において、さら
に、前記信号切換回路はＮＡＮＤ回路であり、前記ＮＡ
ＮＤ回路を構成する２個の直列に接続されたＮＭＯＳの
うち、ゲートに前記クロック入力信号が入力される前記
ＮＭＯＳは一定電圧側に接続され、他方の前記ＮＭＯＳ
のゲートは前記第１のノードに接続され、ソースが前記
直列に接続されたＮＭＯＳの接続中点に、ドレインが前
記第１のノードに、ゲートが前記インバータ回路の出力
に接続されているＮＭＯＳが設けられている。

【００３５】このような構成では、クロック入力信号の
切り換え時に第１のノードに貫通電流が流れないように
なっており、また、ＮＡＮＤ回路のＮＭＯＳが第１のデ
ータ保持回路に共用することができるので、トランジス
タ数を少なくすることが可能である。

【００３６】また、本発明では上記構成において、さら
に、前記信号切り換え回路はＮＯＲ回路であり、前記Ｎ
ＯＲ回路を構成する２個の直列に接続されたＰＭＯＳの
うち、ゲートに前記クロック入力信号が入力される前記
ＰＭＯＳは一定電圧側に接続され、他方の前記ＰＭＯＳ
のゲートは前記第１のノードに接続され、ソースが前記
直列に接続されたＰＭＯＳの接続中点に、ドレインが前
記第１のノードに、ゲートが前記インバータ回路の出力
に接続されているＰＭＯＳが設けられている。このよう
な構成では、前述の構成と同様にクロック入力信号の切
り換え時に第１のノードに貫通電流が流れないようにな
っており、また、ＮＯＲ回路のＰＭＯＳが第１のデータ
保持回路で共用することができ、トランジスタ数を少な
くすることが可能である。

【００３７】しかして、本発明のフリップフロップ回路
は、請求項１のように、ソースが電源に接続され、ゲー
トにクロック入力信号が与えられる第１ＰＭＯＳトラン
ジスタ（１１）と、ソースが第１ＰＭＯＳトランジスタ
のドレインに接続され、ゲートにデータ入力信号が入力
される第２ＰＭＯＳトランジスタ（１２）と、ドレイン
が第２ＰＭＯＳトランジスタのドレインに接続され、ゲ
ートが第２ノード（２）に接続された第１ＮＭＯＳトラ
ンジスタ（２１）と、ドレインが第１ＮＭＯＳトランジ
スタのソースに接続され、ゲートに前記データ入力信号
が与えられ、ソースがグランドに接続された第２ＮＭＯ
Ｓトランジスタ（２２）と、ゲートに前記クロック入力
信号が与えられ、ドレインが第２ＮＭＯＳトランジスタ
のドレインに接続されソースがグランドに接続された第
３ＮＭＯＳトランジスタ（２３）と、第２ＰＭＯＳトラ
ンジスタのドレインと第１ＮＭＯＳトランジスタのドレ
インの接続点である第１ノード（１）にゲートが接続さ
れ、ソースが電源に接続され、ドレインが第２ノードに
接続された第３ＰＭＯＳトランジスタ（１４）と、ゲー
トに前記クロック入力信号が与えられ、ドレインが第２
ノード（２）に接続された第４ＮＭＯＳトランジスタ
（２４）と、ゲートが第１ノードに接続され、ソースが
グランドに接続され、ドレインが第４ＮＭＯＳトランジ
スタのソースに接続された第５ＮＭＯＳトランジスタ
（２５）と、ゲートに前記クロック入力信号が与えら
れ、ソースが電源に接続され、ドレインが第２ノードに
接続された第４ＰＭＯＳトランジスタ（１５）と、ゲー
トが第２ノードに接続されソースが電源に接続され、ド
レインが第１ノードに接続された第５ＰＭＯＳトランジ
スタ（１３）と、ゲートが第２ノードに接続されソース
が電源に接続され、ドレインが第３ノード（３）に接続
された第６ＰＭＯＳトランジスタ（１６）と、ゲートが
第２ノードに接続され、ドレインが第３ノードに接続さ
れた第６ＮＭＯＳトランジスタ（２６）と、ゲートに前
記クロック入力信号が与えられ、ソースがグランドに接
続され、ドレインが第６ＮＭＯＳトランジスタのソース
に接続された第７ＮＭＯＳトランジスタ（２７）と、ゲ
ートが出力端子（Ｑ）に接続され、ドレインが第６ＮＭ
ＯＳトランジスタのソースに接続され、ソースがグラン
ドに接続された第８ＮＭＯＳトランジスタ（２８）と、
第３ノードの出力を反転して出力端子に導出するインバ
ータ（２０）と、ゲートが出力端子に接続され、ドレイ
ンが第３ノードに接続されソースが第１ＰＭＯＳトラン
ジスタのドレインに接続された第７ＰＭＯＳトランジス
タ（１７）と、から成っている。なお、上記において、
（）内の数字、記号は図面に記載のものである。ここ
で、第１ＰＭＯＳトランジスタ（１１）、第２ＰＭＯＳ
トランジスタ（１２）、第１ＮＭＯＳトランジスタ（２
１）、第２ＮＭＯＳトランジスタ（２２）はデータ読込
回路（１０２）を構成し、第５ＰＭＯＳトランジスタ
（１３）は第１のデータ保持回路（１０３）を構成し、
第３ＰＭＯＳトランジスタ（１４）、第４ＰＭＯＳトラ
ンジスタ（１５）、第４ＮＭＯＳトランジスタ（２
４）、第５ＮＭＯＳトランジスタ（２５）は切換回路
（１０４）を構成し、第６ＰＭＯＳトランジスタ（１
６）、第６ＮＭＯＳトランジスタ（２６）、第７ＮＭＯ
Ｓトランジスタ（２７）はデータ読出回路（１０５）を
構成し、第７ＰＭＯＳトランジスタ（１７）、第８ＮＭ
ＯＳトランジスタ（２８は第２データ保持回路（１０
６）を構成している。また、本発明では、請求項２のよ
うに、フリップフロップは、ソースがグランドに接続さ
れ、ゲートにクロック入力信号が与られる第１ＮＭＯＳ
トランジスタ（４１）と、ソースが第１ＮＭＯＳトラン
ジスタのドレインに接続され、ゲートにデータ入力信号
が入力される第２ＮＭＯＳトランジスタ（４２）と、ド
レインが第２ＮＭＯＳトランジスタのドレインに接続さ
れ、ゲートが第２ノード（２）に接続された第１ＰＭＯ
Ｓトランジスタ（３１）と、ドレインが第１ＰＭＯＳト
ランジスタのソースに接続され、ゲートに前記データ入
力信号が与えられ、ソースが電源に接続された第２ＰＭ
ＯＳトランジスタ（３２）と、ゲートに前記クロック入
力信号が与えられ、ドレインが第２ＰＭＯＳトランジス
タのドレインに接続され、ソースが電源に接続された第
３ＰＭＯＳトランジスタ（３３）と、第２ＮＭＯＳトラ
ンジスタのドレインと第１ＰＭＯＳトランジスタのドレ
インの接続点である第１ノード（１）にゲートが接続さ
れ、ソースがグランドに接続され、ドレインが第２ノー
ドに接続された第３ＮＭＯＳトランジスタ（４４）と、
ゲートに前記クロック入力信号が与えられ、ドレインが
第２ノード（２）に接続された第４ＰＭＯＳトランジス
タ（３４）と、ゲートが第１ノードに接続され、ソース
が電源に接続され、ドレインが第４ＰＭＯＳトランジス
タのソースに接続された第５ＰＭＯＳトランジスタ（３
５）と、ゲートに前記クロック入力信号が与えられ、ソ
ースがグランドに接続され、ドレインが第２ノードに接
続された第４ＮＭＯＳトランジスタ（４５）と、ゲート
が第２ノードに接続され、ソースがグランドに接続さ
れ、ドレインが第１ノードに接続された第５ＮＭＯＳト
ランジスタ（４３）と、ゲートが第２ノードに接続さ
れ、ソースがグランドに接続され、ドレインが第３ノー
ド（３）に接続された第６ＮＭＯＳトランジスタ（４
６）と、ゲートが第２ノードに接続され、ドレインが第
３ノードに接続された第６ＰＭＯＳトランジスタ（３
６）と、ゲートに前記クロック入力信号が与えられ、ソ
ースが電源に接続され、ドレインが第６ＰＭＯＳトラン
ジスタのソースに接続された第７ＰＭＯＳトランジスタ
（３７）と、ゲートが出力端子（Ｑ）に接続され、ドレ
インが第６ＰＭＯＳトランジスタのソースに接続され、
ソースが電源に接続された第８ＰＭＯＳトランジスタ
（３８）と、第３ノードの出力を反転して出力端子に導
出するインバータ（４０）と、ゲートが出力端子に接続
され、ドレインが第３ノードに接続され、ソースが第１
ＮＭＯＳトランジスタのドレインに接続された第７ＮＭ
ＯＳトランジスタ（４７）と、から成っている。また、
本発明では、請求項３のように、フリップフロップは、
ソースが電源に接続され、ゲートにクロック入力信号が
与えられる第１ＰＭＯＳトランジスタ（１１）と、ソー
スが第１ＰＭＯＳトランジスタのドレインに接続され、
ゲートにデータ入力信号が入力される第２ＰＭＯＳトラ
ンジスタ（１２）と、ドレインが第２ＰＭＯＳトランジ
スタのドレインに接続され、ゲートが第２ノードに接続
された第１ＮＭＯＳトランジスタ（２１）と、ドレイン
が第１ＮＭＯＳトランジスタのソースに接続され、ゲー
トに前記データ入力信号が与えられ、ソースがグランド
に接続された第２ＮＭＯＳトランジスタ（２２）と、第
２ＰＭＯＳトランジスタのドレインと第１ＮＭＯＳトラ
ンジスタのドレインの接続点である第１ノード（１）に
ゲートが接続され、ソースが電源に接続され、ドレイン
が第２ノードに接続された第３ＰＭＯＳトランジスタ
（１４）と、第１ノードの電圧を反転する第１インバー
タ（５１）と、ゲートに第１インバータの出力が与えら
れ、ドレインが第１ノードに接続された第３ＮＭＯＳト
ランジスタ（５２）と、ゲートが第１ノードに接続さ
れ、ドレインが第２ノード（２）に接続され、ソースが
第３ＮＭＯＳトランジスタのソースに接続された第４Ｎ
ＭＯＳトランジスタ（５３）と、ゲートに前記クロック
入力信号が与えられ、ソースがグランドに接続され、ド
レインが第４ＮＭＯＳトランジスタのソースに接続され
た第５ＮＭＯＳトランジスタ（５４）と、ゲートに前記
クロック入力信号が与えられ、ソースが電源に接続さ
れ、ドレインが第２ノードに接続された第４ＰＭＯＳト
ランジスタ（１５）と、ゲートが第２ノードに接続され
ソースが電源に接続され、ドレインが第１ノードに接続
された第５ＰＭＯＳトランジスタ（１３）と、ゲートが
第２ノードに接続されソースが電源に接続され、ドレイ
ンが第３ノードに接続された第６ＰＭＯＳトランジスタ
（１６）と、ゲートが第２ノードに接続され、ドレイン
が第３ノードに接続された第６ＮＭＯＳトランジスタ
（２６）と、ゲートに前記クロック入力信号が与えら
れ、ソースがグランドに接続され、ドレインが第６ＮＭ
ＯＳトランジスタのソースに接続された第７ＮＭＯＳト
ランジスタ（２７）と、ゲートが出力端子（Ｑ）に接続
され、ドレインが第６ＮＭＯＳトランジスタのソースに
接続され、ソースがグランドに接続された第８ＮＭＯＳ
トランジスタ（２８）と、第３ノードの出力を反転して
出力端子に導出する第２インバータ（２０）と、ゲート
が出力端子に接続され、ドレインが第３ノードに接続さ
れ、ソースが第１ＰＭＯＳトランジスタのドレインに接
続された第７ＰＭＯＳトランジスタ（１７）と、から成
っている。また、本発明では、請求項４のように、フリ
ップフロップは、ソースが電源に接続され、ゲートにク
ロック入力信号が与えられる第１ＰＭＯＳトランジスタ
（６１）と、ソースが第１ＰＭＯＳトランジスタのドレ
インに接続され、ゲートにデータ入力信号が入力される
第２ＰＭＯＳトランジスタ（６２）と、ドレインが第２
ＰＭＯＳトランジスタのドレインに接続され、ゲートに
前記データ入力信号が与えられる第１ＮＭＯＳトランジ
スタ（７１）と、ドレインが第１ＮＭＯＳトランジスタ
のソースに接続され、ゲートが第２ノード（２）に接続
され、ソースがグランドに接続された第２ＮＭＯＳトラ
ンジスタ（７２）と、第２ＰＭＯＳトランジスタのドレ
インと第１ＮＭＯＳトランジスタのドレインの接続点で
ある第１ノード（１）にドレインが接続され、ゲートに
前記クロック入力信号が与えられる第３ＮＭＯＳトラン
ジスタ（７３）と、ドレインが第３ＮＭＯＳトランジス
タのソースに接続され、ソースがグランドに接続された
第４ＮＭＯＳトランジスタ（７４）と、第１ノード
（１）にゲートが接続され、ソースが電源に接続され、
ドレインが第２ノードに接続された第３ＰＭＯＳトラン
ジスタ（６４）と、第１ノード（１）にゲートが接続さ
れ、ソースが電源に接続され、ドレインが第４ＮＭＯＳ
トランジスタのドレインに接続された第４ＰＭＯＳトラ
ンジスタ（６５）と、ゲートに前記クロック入力信号が
与えられ、ドレインが第２ノード（２）に接続された第
５ＮＭＯＳトランジスタ（７５）と、ゲートが第１ノー
ドに接続され、ソースがグランドに接続され、ドレイン
が第４ＮＭＯＳトランジスタのソースと第４ＰＭＯＳト
ランジスタのドレインに接続された第６ＮＭＯＳトラン
ジスタ（７６）と、ゲートに前記クロック入力信号が与
えられ、ソースが電源に接続され、ドレインが第２ノー
ドに接続された第５ＰＭＯＳトランジスタ（６６）と、
ゲートが第２ノードに接続されソースが電源に接続さ
れ、ドレインが第１ノードに接続された第６ＰＭＯＳト
ランジスタ（６３）と、ゲートが第２ノードに接続さ
れ、ソースが電源に接続された第７ＰＭＯＳトランジス
タ（６７）と、ゲートに前記クロック入力信号が与えら
れ、ソースが第４ＮＭＯＳトランジスタのドレインに接
続され、ドレインが第７ＰＭＯＳトランジスタのドレイ
ンに接続された第７ＮＭＯＳトランジスタ（７７）と、
ゲートが出力端子（Ｑ）に接続され、ドレインが第６Ｐ
ＭＯＳトランジスタのドレインと第７ＮＭＯＳトランジ
スタのドレインの接続点である第３ノードに接続された
第８ＰＭＯＳトランジスタ（６８）と、第３ノードの出
力を反転して出力端子に導出するインバータ（７０）
と、ゲートが出力端子に接続され、ドレインが第３ノー
ドに接続されソースが第１ＮＭＯＳトランジスタのソー
スに接続された第８ＮＭＯＳトランジスタ（７８）と、
から成っている。また、本発明では、請求項５のよう
に、フリップフロップは、ソースがグランドに接続さ
れ、ゲートにクロック入力信号が与えられる第１ＮＭＯ
Ｓトランジスタ（９１）と、ソースが第１ＮＭＯＳトラ
ンジスタのドレインに接続され、ゲートにデータ入力信
号が入力される第２ＮＭＯＳトランジスタ（９２）と、
ドレインが第２ＮＭＯＳトランジスタのドレインに接続
され、ゲートに前記データ入力信号が与えられる第１Ｐ
ＭＯＳトランジスタ（８１）と、ドレインが第１ＰＭＯ
Ｓトランジスタのソースに接続され、ゲートが第２ノー
ド（２）に接続され、ソースが電源に接続された第２Ｐ
ＭＯＳトランジスタ（８２）と、第２ＮＭＯＳトランジ
スタのドレインと第１ＰＭＯＳトランジスタのドレイン
の接続点である第１ノード（１）にドレインが接続さ
れ、ゲートに前記クロック入力信号が与えられる第３Ｐ
ＭＯＳトランジスタ（８３）と、ドレインが第３ＰＭＯ
Ｓトランジスタのソースに接続され、ソースが電源に接
続された第４ＰＭＯＳトランジスタ（８４）と、第１ノ
ード（１）にゲートが接続され、ソースがグランドに接
続され、ドレインが第２ノードに接続された第３ＮＭＯ
Ｓトランジスタ（９４）と、第１ノード（１）にゲート
が接続され、ソースがグランドに接続され、ドレインが
第４ＰＭＯＳトランジスタのゲートに接続された第４Ｎ
ＭＯＳトランジスタ（９５）と、ゲートに前記クロック
入力信号が与えられ、ドレインが第２ノード（２）に接
続された第５ＰＭＯＳトランジスタ（８５）と、ゲート
が第１ノードに接続され、ソースが電源に接続され、ド
レインが第４ＰＭＯＳトランジスタのソースと第４ＮＭ
ＯＳトランジスタのドレインに接続された第６ＰＭＯＳ
トランジスタ（８６）と、ゲートに前記クロック入力信
号が与えられ、ソースがグランドに接続され、ドレイン
が第２ノードに接続された第５ＮＭＯＳトランジスタ
（９６）と、ゲートが第２ノードに接続され、ソースが
グランドに接続され、ドレインが第１ノードに接続され
た第６ＰＭＯＳトランジスタ（９３）と、ゲートが第２
ノードに接続され、ソースがグランドに接続された第７
ＮＭＯＳトランジスタ（９７）と、ゲートに前記クロッ
ク入力信号が与えられ、ソースが第４ＰＭＯＳトランジ
スタのドレインに接続され、ドレインが第７ＮＭＯＳト
ランジスタのドレインに接続された第７ＰＭＯＳトラン
ジスタ（８７）と、ゲートが出力端子（Ｑ）に接続さ
れ、ドレインが第７ＮＭＯＳトランジスタのドレインと
第７ＰＭＯＳトランジスタのドレインの接続点である第
３ノードに接続され、ソースが第１ＰＭＯＳトランジス
タのソースに接続された第８ＰＭＯＳトランジスタ（８
８）と、第３ノードの出力を反転して出力端子に導出す
るインバータ（９０）と、ゲートが出力端子に接続さ
れ、ドレインが第３ノードに接続されソースが第２ＰＭ
ＯＳトランジスタのソースに接続された第８ＰＭＯＳト
ランジスタ（８８）と、から成っている。また、本発明
では、請求項６のように、ソースがグランドに接続さ
れ、ゲートにクロック入力信号が与えられる第１ＮＭＯ
Ｓトランジスタ（４１）と、ソースが第１ＮＭＯＳトラ
ンジスタのドレインに接続され、ゲートにデータ入力信
号が入力される第２ＮＭＯＳトランジスタ（４２）と、
ドレインが第２ＮＭＯＳトランジスタのドレインに接続
され、ゲートが第２ノードに接続された第１ＰＭＯＳト
ランジスタ（３３）と、ドレインが第１ＰＭＯＳトラン
ジスタのソースに接続され、ゲートに前記データ入力信
号が与えられ、ソースが電源に接続された第２ＰＭＯＳ
トランジスタ（３２）と、第２ＮＭＯＳトランジスタの
ドレインと第１ＰＭＯＳトランジスタのドレインの接続
点である第１ノード（１）にゲートが接続され、ソース
がグランドに接続され、ドレインが第２ノードに接続さ
れた第３ＮＭＯＳトランジスタ（４４）と、第１ノード
の電圧を反転する第１インバータ（１２０）と、ゲート
に第１インバータの出力が与えられ、ドレインが第１ノ
ードに接続された第３ＰＭＯＳトランジスタ（１２１）
と、ゲートが第１ノードに接続され、ドレインが第２ノ
ード（２）に接続され、ソースが第３ＰＭＯＳトランジ
スタのソースに接続された第４ＰＭＯＳトランジスタ
（１２３）と、ゲートに前記クロック入力信号が与えら
れ、ソースが電源に接続され、ドレインが第４ＰＭＯＳ
トランジスタのソースに接続された第５ＰＭＯＳトラン
ジスタ（１２２）と、ゲートに前記クロック入力信号が
与えられ、ソースがグランドに接続され、ドレインが第
２ノードに接続された第４ＮＭＯＳトランジスタ（４
５）と、ゲートが第２ノードに接続されソースがグラン
ドに接続され、ドレインが第１ノードに接続された第５
ＮＭＯＳトランジスタ（４３）と、ゲートが第２ノード
に接続されソースがグランドに接続され、ドレインが第
３ノードに接続された第６ＮＭＯＳトランジスタ（４
６）と、ゲートが第２ノードに接続され、ドレインが第
３ノードに接続された第６ＰＭＯＳトランジスタ（３
６）と、ゲートに前記クロック入力信号が与えられ、ソ
ースが電源に接続され、ドレインが第６ＰＭＯＳトラン
ジスタのソースに接続された第７ＰＭＯＳトランジスタ
（３７）と、ゲートが出力端子（Ｑ）に接続され、ドレ
インが第６ＰＭＯＳトランジスタのソースに接続され、
ソースが電源に接続された第８ＰＭＯＳトランジスタ
（３８）と、第３ノードの出力を反転して出力端子に導
出する第２インバータ（４０）と、ゲートが出力端子に
接続され、ドレインが第３ノードに接続され、ソースが
第１ＮＭＯＳトランジスタのドレインに接続された第７
ＮＭＯＳトランジスタ（４７）と、から成っている。

【００３８】

【発明の実施の形態】＜第１の実施形態＞以下、本発明
の実施形態について説明する。図１は後述する各実施形
態の基本的概念を示すブロック図である。フリップフロ
ップ回路はマスターラッチ１００とスレーブラッチ１０
１とから成る。マスターラッチ１００はクロック入力信
号ＣＫとデータ入力信号Ｄを入力する。マスターラッチ
１００はデータ読込回路１０２、データ保持回路１０３
及び信号切換回路１０４を備える。一方、スレーブラッ
チ１０１はデータ読出回路１０５、データ保持回路１０
６及びインバータ回路１０７を備える。

【００３９】マスターラッチ１００では、クロック入力
信号ＣＫがＨのように第１のレベルのときにデータ読込
回路１０２によってデータ入力信号Ｄが読み込まれ、ノ
ード１の状態をデータ入力信号Ｄに基づいて設定する。
そして、信号切換回路１０４はＮＡＮＤ回路やＮＯＲ回
路等であってクロック入力信号ＣＫによってノード２を
Ｈのように一定の状態に保持する。このとき、スレーブ
ラッチ１０１ではデータ読出回路１０５でデータの読み
取りを行わず、データの伝搬が遮断される。

【００４０】次に、クロック入力信号ＣＫがＬのように
第２のレベルとなると、データ保持回路１０３によって
データ入力信号Ｄの状態にかかわりなくノード１の状態
が前述の状態に保持される。そして、信号切換回路１０
４はノード１の状態に基づいてノード２の状態を設定す
る。スレーブラッチ１０１ではノード２の状態をデータ
読出回路１０５で読み取り、ノード３の状態をノード２
の状態に基づいて設定する。図１ではノード３からイン
バータ回路１０７によってデータ出力信号Ｑが得られる
ようにしているが、本発明は特にこの構成に限るもので
ない。

【００４１】次に、クロック入力信号ＣＫが第１のレベ
ルとなると、マスターラッチではデータ読込回路１０２
によってデータ入力信号Ｄの読み込みが行われる。ま
た、スレーブラッチ１０１ではノード２からのデータの
読み出しを中止し、データ保持回路１０６によってノー
ド３の状態が保持される。これによって、データ出力信
号Ｑが安定に保たれる。

【００４２】また、上記従来のフリップフロップ回路
（図１０）では、トランスファーゲート（図１１）を用
いた構成としてたが、以下説明するように各実施形態で
はトランスファーゲートを用いていないので１相でかつ
１極性のクロック入力信号ＣＫで動作するようになって
いる。

【００４３】図２は上述の基本概念に基づく第１の実施
形態のフリップフロップ回路の回路図である。本回路
は、ＰＭＯＳ１１〜１７、ＮＭＯＳ２１〜２８及びイン
バータ回路２０から構成されている。

【００４４】ＰＭＯＳ１１のソースは電源電圧ＶＤＤに
接続され、ゲートはクロック入力信号ＣＫに接続され、
ドレインはノード４に接続されている。尚、「ゲートは
クロック入力信号ＣＫに接続され」とは、そのゲートに
クロック入力信号ＣＫが入力されることを意味する。以
下、データ入力信号Ｄ等についても同様の意味で使用す
る。

【００４５】ＰＭＯＳ１２のソースはノード４に、ゲー
トはデータ入力信号Ｄに、ドレインはノード１に接続さ
れている。ＰＭＯＳ１３のソースは電源電圧ＶＤＤに、
ゲートはノード２に、ドレインはノード１に接続されて
いる。ＮＭＯＳ２１のソースはノード５に、ゲートはノ
ード２に、ドレインはノード１に接続されている。ＮＭ
ＯＳ２２のソースはグランドレベルＧＮＤに、ゲートは
データ入力信号Ｄに、ドレインはノード５に接続されて
いる。ＮＭＯＳ２３のソースがグランドレベルＧＮＤ
に、ゲートはクロック入力信号ＣＫに、ドレインはノー
ド５に接続されている。

【００４６】そして、ＰＭＯＳ１４のソースは電源電圧
ＶＤＤに、ゲートはノード１に、ドレインはノード２に
接続されている。ＰＭＯＳ１５のソースは電源電圧ＶＤ
Ｄに、ゲートはクロック入力信号ＣＫに、ドレインはノ
ード２に接続されている。ＮＭＯＳ２４のソースはノー
ド６に、ゲートはクロック入力信号ＣＫに、ドレインは
ノード２に接続されている。ＮＭＯＳ２５のソースはグ
ランドレベルＧＮＤに、ゲートはノード１に、ドレイン
はノード６に接続されている。

【００４７】以上、ＰＭＯＳ１１〜１５とＮＭＯＳ２１
〜２５によってマスターラッチが構成されている。ま
た、ＰＭＯＳ１４、１５とＮＭＯＳ２４、２５によって
ＮＡＮＤ回路１０が構成されている。

【００４８】また、ＰＭＯＳ１６のソースは電源電圧Ｖ
ＤＤに、ゲートはノード２に、ドレインはノード３に接
続されている。ＰＭＯＳ１７のソースはノード４に、ゲ
ートはデータ出力信号Ｑに、ドレインはノード３に接続
されている。ＮＭＯＳ２６のソースはノード７に、ゲー
トはノード２に、ドレインはノード３に接続されてい
る。ＮＭＯＳ２７のソースはグランドレベルＧＮＤに、
ゲートはクロック入力信号ＣＫに、ドレインはノード７
に接続されている。

【００４９】ＮＭＯＳ２８のソースはグランドレベルＧ
ＮＤに、ゲートはデータ出力信号Ｑに、ドレインはノー
ド７に接続されている。そして、ノード３はインバータ
回路２０の入力に、インバータ回路２０の出力がデータ
出力信号Ｑに接続されている。以上、ＰＭＯＳ１６、１
７、ＮＭＯＳ２６〜２８及びインバータ回路２０によっ
てスレーブラッチが構成されている。

【００５０】上記マスターラッチは、クロック入力信号
ＣＫがＬの期間にデータ入力信号Ｄを読み込み、クロッ
ク入力信号ＣＫがＨの期間では読み込んだデータに基づ
いてノード２に保持する。一方、上記スレーブラッチ
は、クロック入力信号ＣＫがＨの期間にノード２の状態
を読み出してデータ出力信号Ｑの出力を行い、クロック
入力信号ＣＫがＬの期間にそのデータ出力の保持を行
う。

【００５１】次に、その動作について詳しく説明する。
データ入力信号ＤがＬでクロック入力信号ＣＫがＬであ
る場合、ＰＭＯＳ１１、１２はオンし、ＮＭＯＳ２２、
２３はオフしている。また、ＮＡＮＤ回路１０の入力は
ノード１とクロック入力信号ＣＫであるが、この場合、
クロック入力信号ＣＫがＬであるので、ＮＡＮＤ回路１
０の出力であるノード２はＨとなっている。これによ
り、ＰＭＯＳ１３はオフし、ノード１には電源電圧ＶＤ
Ｄが導出されてノード１はＨとなる。

【００５２】一方、スレーブラッチでは、ノード２がＨ
であるためＰＭＯＳ１６がオフし、クロック入力信号Ｃ
ＫがＬであるためＮＭＯＳ２７はオフしている。したが
って、データ入力信号Ｄよりマスターラッチに読み込ま
れたデータは、スレーブラッチには伝搬されない。この
ときのノード１、２の状態を図３に真理値表の形式で示
している。

【００５３】次に、クロック入力信号ＣＫがＨに立ち上
がると、ノード１がＨの状態でクロック入力信号ＣＫが
Ｈとなるので、ＮＡＮＤ回路１０の出力であるノード２
はＬとなる。すると、ＰＭＯＳ１３がオンしてＮＭＯＳ
２１がオフし、ＮＭＯＳ２３がオンするので、データ入
力信号Ｄの値にかかわらずノード１はＨに保持される。
一方、スレーブラッチでは、ＮＭＯＳ２７がオンとな
り、ノード２がＬとなるのでＰＭＯＳ１６がオンし、Ｎ
ＭＯＳ２６がオフする。これにより、ノード３はＨとな
り、インバータ回路２０によって出力信号Ｑはノード３
の状態を反転してＬとなる。図３では前述の状態から次
段の状態となり、以下説明する各状態についても図３に
示している。

【００５４】次に、クロック入力信号ＣＫがＬになる
と、マスターラッチでは新たなデータ入力の読み込みを
開始し、データ入力信号ＤがＬであるときには、上述の
ようにノード１とノード２はともにＨとなる。一方、ス
レーブラッチでは、ＰＭＯＳ１６がオンし、ＮＭＯＳ２
７、２８がオフとなるので、マスターラッチからのデー
タの読み出しは中止されて、ＰＭＯＳ１１、１７がオン
であるため、ノード３の状態はＨに保持され、データ出
力信号ＱはＬに保持される。

【００５５】したがって、クロック入力信号ＣＫがＬで
ある時にマスターラッチに読み込まれたデータ入力信号
Ｄの値Ｌが、クロック入力信号ＣＫの立ち上がりに同期
してスレーブラッチに読み出され、データ出力信号Ｑが
Ｌとなるマスタースレーブ方式のフリップフロップ回路
としての動作が実現されている。

【００５６】また、データ入力信号ＤがＨでクロック入
力信号ＣＫがＬである場合、ＮＡＮＤ回路１０の出力で
あるノード２はデータ入力信号ＤにかかわらずＨで、ク
ロック入力信号ＣＫはＬであるため、スレーブラッチへ
のデータの読み出しは禁止されている。また、ＰＭＯＳ
１２、１３はオフし、ＮＭＯＳ２１、２２がオンするの
でノード１にはＮＭＯＳ２１、２２を介してグランドレ
ベルＧＮＤが導出されてＬとなる。

【００５７】次に、クロック入力信号ＣＫがＨに立ち上
がると、マスターラッチでは、ノード１がＬの状態なの
でＰＭＯＳ１４がオンして、ＮＮＭＯＳ２５がオフして
いるので、ノード２はＨのままとなる。クロック入力信
号ＣＫがＨとなるのでＰＭＯＳ１１がオフし、ＮＭＯＳ
２３がオンする。そして、ＮＭＯＳ２１がオンするの
で、データ入力信号Ｄの読み込みが中止され、ノード１
はＬに保持される。

【００５８】一方、スレーブラッチでは、ＰＭＯＳ１６
がオフし、ＮＭＯＳ２６、２７がオンするので、ノード
３はＬとなり、インバータ回路２０によってデータ出力
信号ＱはＨとなる。尚、このとき、ＰＭＯＳ１１がオフ
しているのでＰＭＯＳ１７を介して電源電圧ＶＤＤがノ
ード３に導出されることはない。

【００５９】次に、クロック入力信号ＣＫがＬになる
と、マスターラッチでは新たなデータ入力信号Ｄの読み
込みを開始し、データ入力信号ＤがＨであるときには、
上述のようにノード１はＬとなり、ノード２はＨとな
る。一方、スレーブラッチでは、ＰＭＯＳ１６、１７が
オフし、ＮＭＯＳ２６、２８がオンであるため、ノード
３の状態はＬに保持され、データ出力信号ＱもＨに保持
される。以上が本実施形態のフリップフロップ回路の動
作である。

【００６０】以上説明したように、本実施形態の回路は
マスターラッチとスレーブラッチから成るＤ型フリップ
フロップ回路であり、ＣＭＯＳのＮＡＮＤ回路１０を１
個有する構成としている。また、上記従来のフリップフ
ロップ回路（図１０）ではクロック信号ＣＫから２種の
信号ＣＫＸとＣＫ１を生成して動作していたが、本実施
形態のフリップフロップ回路（図１）では１相でかつ１
極性のクロック入力信号ＣＫだけで動作する。

【００６１】そのため、上記従来のフリップフロップ回
路（図１０）では、インバータ回路２００、２０１を介
することにより信号ＣＫＸ、ＣＫ１が遅延しているの
で、クロック入力信号ＣＫの立ち上がりに対してデータ
入力信号Ｄがマスターラッチに保持されるまでのホール
ドタイムは少なくともインバータ回路２００、２０１の
遅延時間よりも多く必要であるが、本実施形態ではクロ
ック入力信号ＣＫに遅延がないので、上記従来のフリッ
プフロップ回路（図１０）に比べてホールドタイムを小
さくすることができる。したがって、本実施形態のフリ
ップフロップ回路では、クロック入力信号ＣＫの周期を
小さくし、高速に動作させることができる。

【００６２】また、マスターラッチとスレーブラッチと
を接続しているノード２では、トランスファーゲートに
よって信号の遮断を行っていないので、回路の信号の変
化が全体として少なくなり、低消費電力となる。

【００６３】また、上記従来のフリップフロップ回路
（図１０）では、データ入力信号Ｄの値にかかわらずク
ロック入力信号ＣＫが変化すると、インバータ回路２０
０、２０１及びトランスファーゲート２０２、２０５、
２０６、２０９の６個のＰＭＯＳと６個のＮＭＯＳにお
いて、１６個のトランジスタのゲート容量と、インバー
タ回路２００、２０１のドレイン充放電電流があった
が、本実施形態ではデータ入力信号ＤがＬである場合、
クロック入力信号ＣＫに対して、９個のトランジスタ１
１、１３、２１、２３、１５、２４、１６、２６、２７
のゲート容量と、ノード２でのドレイン容量による充放
電電流であり、一方、データ入力信号ＤがＨである場
合、５個のトランジスタ１１、２３、１５、２４、２７
のゲート容量による充放電電流だけとなる。したがっ
て、低消費電力化が図られており、ＬＳＩ等のパッケー
ジ等において発熱対策等の負担が軽減でき、低コスト化
を図ることができる。

【００６４】また、本実施形態ではＰＭＯＳ１１をマス
ターラッチとスレーブラッチとで共用しているのでトラ
ンジスタ数の減少が図られている。上記従来のフリップ
フロップ回路（図１０）では２０個のトランジスタが必
要であった。これに対して、本実施形態のフリップフロ
ップ回路ではトランジスタ数は１７個でよく、ＬＳＩで
は面積が小さくなるという利点もある。尚、インバータ
回路２０は直列に接続された１個のＰＭＯＳと１個のＮ
ＭＯＳとから成る。

【００６５】＜第２の実施形態＞図４は図１に示す基本
的概念に基づく第２の実施形態のフリップフロップ回路
の回路図である。本実施形態のフリップフロップ回路で
は、クロック入力信号ＣＫがＨである時にデータ入力信
号Ｄがマスターラッチに読み込まれ、クロック入力信号
ＣＫの立ち下がりに同期してスレーブブラッチにそのデ
ータが読み出されてデータ出力信号ＱがＬとなるように
している。

【００６６】ＰＭＯＳ３２のソースは電源電圧ＶＤＤ
に、ゲートはデータ入力信号Ｄに、ドレインはノード５
に接続されている。ＰＭＯＳ３３のソースは電源電圧Ｖ
ＤＤに、ゲートはクロック入力信号ＣＫに、ドレインは
ノード５に接続されている。ＰＭＯＳ３１のソースはノ
ード５に、ゲートはノード２に、ドレインはノード１に
接続されている。

【００６７】ＮＭＯＳ４２のソースはノード４に、ゲー
トはデータ入力信号Ｄに、ドレインはノード１に接続さ
れている。ＮＭＯＳ４１のソースはグランドレベルＧＮ
Ｄに、ゲートはクロック入力信号ＣＫにドレインはノー
ド４に接続されている。ＮＭＯＳ４３のソースはグラン
ドレベルＧＮＤに、ゲートはノード２に、ドレインはノ
ード１に接続されている。

【００６８】ＰＭＯＳ３５のソースは電源電圧ＶＤＤ
に、ゲートはノード１に、ドレインはノード６の接続さ
れている。ＰＭＯＳ３４のソースはノード６に、ゲート
はクロック入力信号ＣＫに、ドレインはノード２に接続
されている。ＮＭＯＳ４４のソースはグランドレベルＧ
ＮＤに、ゲートはノード１に、ドレインはノード２に接
続されている。ＮＭＯＳ４５のソースはグランドレベル
ＧＮＤに、ゲートはクロック入力信号ＣＫに、ドレイン
はノード２に接続されている。

【００６９】以上、ＰＭＯＳ３１〜３５とＮＭＯＳ４１
〜４５によってマスターラッチが構成されている。ま
た、ＰＭＯＳ３４、３５とＮＭＯＳ４４、４５によって
ＮＯＲ回路３０が構成されている。

【００７０】また、ＰＭＯＳ３７のソースは電源電圧Ｖ
ＤＤに、ゲートがクロック入力信号ＣＫに、ドレインが
ノード７に接続されている。ＰＭＯＳ３８のソースは電
源電圧ＶＤＤに、ゲートはデータ出力信号Ｑに、ドレイ
ンはノード７に接続されている。ＰＭＯＳ３６のソース
はノード７に、ゲートはノード２に、ドレインはノード
３に接続されている。ＮＭＯＳ４６のソースはグランド
レベルＧＮＤに、ゲートはノード２に、ドレインはノー
ド３に接続されている。

【００７１】ＮＭＯＳ４７のソースはノード４に、ゲー
トはデータ出力信号Ｑに、ドレインはノード３に接続さ
れている。そして、ノード３はインバータ回路４０の入
力に、インバータ回路４０の出力がデータ出力信号Ｑに
接続されている。以上、ＰＭＯＳ３６〜３８、ＮＭＯＳ
４６、４７及びインバータ回路４０によってスレーブラ
ッチが構成されている。

【００７２】次に、本実施形態の回路の動作について説
明する。図５は図３と同形式で本実施形態の動作の様子
を示した図である。まず、データ入力信号ＤがＨでクロ
ック入力信号ＣＫがＨである場合、ＰＭＯＳ３１、３２
がオフし、ＮＭＯＳ４１、４２がオンするのでノード１
はＬとなる。また、ノード２はＬに保持されるのでスレ
ーブラッチへのデータの読み出しは禁止される。

【００７３】次に、クロック入力信号ＣＫがＬに立ち下
がると、ノード１がＬでＰＭＯＳ３５がオンしている状
態からＰＭＯＳ３４がオンし、ＮＭＯＳ４５がオフする
のでノード２はＨとなる。そして、ＰＭＯＳ３１がオフ
し、ＮＭＯＳ４３がオンするので、データ入力信号Ｄの
読み込みが中止され、ノード１はＬに保持される。一
方、スレーブラッチでは、ＰＭＯＳ３６がオフし、ＮＭ
ＯＳ４６がオンするのでノード３はＬとなり、データ出
力信号ＱはＨとなる。

【００７４】次に、クロック入力信号ＣＫがＨになる
と、マスターラッチでは新たな入力信号Ｄの読み込みを
開始し、データ入力信号ＤがＨであるときには、ノード
１及びノード２はＬとなる。一方、スレーブラッチで
は、ＮＭＯＳ４１、４７がオンし、ＰＭＯＳ３８はオフ
するのでノード３はＬとなり、データ出力信号ＱはＨに
保持される。

【００７５】また、データ入力信号ＤがＬでクロック入
力信号ＣＫがＨである場合、ＮＯＲ回路３０にクロック
入力信号ＣＫのＨが入力されるので、ＮＯＲ回路３０の
出力であるノード２はＬとなっている。これにより、Ｐ
ＭＯＳ３１はオンし、ＮＭＯＳ４３はオフする。データ
入力信号ＤがＬであるので、ＰＭＯＳ３２はオンし、Ｎ
ＭＯＳ４２はオフしているのでノード１には電源電圧Ｖ
ＤＤが導出されてＨとなる。

【００７６】一方、スレーブラッチでは、ノード２がＬ
であるためＮＭＯＳ４６がオフし、クロック入力信号Ｃ
ＫがＨであるためＰＭＯＳ３７がオフしている。したが
って、マスターラッチに読み込まれたデータは、スレー
ブラッチには伝搬されない。

【００７７】次に、クロック入力信号ＣＫがＬに立ち下
がると、マスターラッチでは、ノード１がＬの状態なの
でＰＭＯＳ３５がオンしており、ＰＭＯＳ３４がオン
し、ＮＭＯＳ４５がオフするのでノード２はＬに保持さ
れる。また、ＰＭＯＳ３１、３３がオンしてＮＭＯＳ４
１、４３がオフしているので、データ入力信号Ｄの状態
にかかわらずノード１はＨに保持される。一方、スレー
ブラッチでは、ＰＭＯＳ３７がオンするのでＰＭＯＳ３
６を介して電源電圧ＶＤＤが導出されてノード３はＨと
なり、インバータ回路４０によってデータ出力信号Ｑは
Ｌとなる。

【００７８】次に、クロック入力信号ＣＫがＨになる
と、マスターラッチでは新たなデータ入力信号Ｄの読み
込みを開始し、データ入力信号ＤがＬであるときには、
ノード１はＨとなり、ノード２はＬとなる。一方、スレ
ーブラッチではＰＭＯＳ３６、３８がオンし、ＮＭＯＳ
４７がオフしているので、ノード３の状態はＨに保持さ
れ、データ出力信号ＱがＬに保持される。以上の動作を
図４にまとめて図示している。

【００７９】以上説明したように、本実施形態の回路は
マスターラッチとスレーブラッチから成るＤ型フリップ
フロップ回路であり、ＣＭＯＳのＮＯＲ回路３０を１個
有する構成としている。また、上記第１の実施形態のフ
リップフロップ回路（図１）と同様に１相でかつ１極性
のクロック入力信号ＣＫだけで動作する。そのため、高
速動作させることができ、低消費電力とすることが可能
となっている。

【００８０】また、本実施形態のフリップフロップ回路
では、データ入力信号ＤがＨである場合、９個のトラン
ジスタ４１、４３、３１、３３、４５、３４、４６、３
６、３７のゲート容量と、ノード２のドレイン容量によ
る充放電電流であり、データ入力信号ＤがＬである場
合、５個のトランジスタ４１、３３、４５、３４、３７
のゲート容量による充放電電流だけであり、上記従来の
フリップフロップ回路（図１０）に比べて低消費電力化
を図ることができる。

【００８１】また、ＮＭＯＳ４１をマスターラッチとス
レーブラッチとで共用しており、トランジスタ数の減少
を図っている。したがって、ＭＯＳトランジスタ数は１
７個でよいので、上記従来のフリップフロップ回路（図
１０）に比べてＬＳＩでは面積が小さくなるという利点
もある。

【００８２】＜第３の実施形態＞図６は第３の実施形態
のフリップフロップ回路の回路図である。上記第１の実
施形態のフリップフロップ回路（図１）では、データ入
力信号ＤがＬの状態でクロック入力信号ＣＫがＬからＨ
に立ち上がった時に、ノード２がＨからＬに変化するこ
とによりＮＭＯＳ２１がオフし、ＰＭＯＳ１３がオンす
るまで、すなわちデータのホールドが完了するまでの
間、ＰＭＯＳ１１、１２、ＮＭＯＳ２１、２３及びＰＭ
ＯＳ１３、ＮＭＯＳ２１、２３の経路で貫通電流が流れ
てしまうという欠点がある。本実施形態の回路は、かか
る問題点を解決したものである。

【００８３】図６において、図１に対応する部分につい
ては同一符号を付して説明を一部省略する。すなわち、
本実施形態ではＰＭＯＳ１１〜１７と、ＮＭＯＳ２１、
２２、２６〜２８と、インバータ回路２０は上記第１の
実施形態と同等に構成されている。

【００８４】本実施形態では、さらにインバータ回路５
１の入力はノード１に接続され、出力はＮＭＯＳ５２の
ゲートに接続される。ＮＭＯＳ５２のソースはノード６
に、ドレインはノード１に接続されている。ＮＭＯＳ５
３のソースはノード６に、ゲートはノード１に、ドレイ
ンはノード２に接続されている。ＮＭＯＳ５４のソース
はグランドレベルＧＮＤに、ゲートはクロック入力信号
ＣＫに、ドレインはノード６に接続されている。ＰＭＯ
Ｓ１４、１５及びＮＭＯＳ５３、５４によってＮＡＮＤ
回路５０が構成されている。

【００８５】データ入力信号ＤがＬの状態でクロック入
力信号ＣＫがＬである期間では、ノード１及びノード２
はＨとなっている。したがって、インバータ回路５１の
出力はＬとなっている。ＮＭＯＳ５２のゲートはＬとな
っているので、クロック入力信号ＣＫがＨに立ち上がっ
た時に、ＮＭＯＳ５２を経由して貫通電流が流れること
はない。そして、ノード２はＬとなりＰＭＯＳ１３がオ
ンし、ＮＭＯＳ２１はオフし、ノード１はＨに安定に保
持される。これ以外については上述の第１の実施形態の
フリップフロップ回路と同様であり、図３に示すような
動作をする。

【００８６】また、上記第１の実施形態では、マスター
ラッチにおいてデータ保持のために設けられていたＮＭ
ＯＳ２３（図２参照）を省略し、ＮＡＮＤ回路５０でグ
ランドレベルＧＮＤ側に設けられたＮＭＯＳ５４を共用
しているのでトランジスタ数を少なくした構成となって
いる。

【００８７】本実施形態では、データ入力信号ＤがＬで
ある場合、クロック入力信号ＣＫの変化に対して、８個
のＭＯＳトランジスタ１１、１３、２１、５４、１５、
１６、２６、２７のゲート容量と、ノード２のドレイン
容量の充放電電流であり、一方、データ入力信号ＤがＨ
である場合、４個のＭＯＳトランジスタ１１、１５、５
４、２７のゲート容量の充放電電流だけであり、低消費
電力化を図ることができる。

【００８８】また、マスターラッチとスレーブラッチで
は、クロック入力信号ＣＫがゲートに入力されるＰＭＯ
Ｓ１を共用してＭＯＳトランジスタ数の減少を図ってい
る。これにより、結局本実施形態ではＭＯＳトランジス
タ数が１９個でよく、上記従来のフリップフロップ回路
（図１０）に比べてＬＳＩの面積が小さくなるという利
点もある。

【００８９】本実施形態のフリップフロップ回路は、１
相でかつ１極性のクロック入力信号ＣＫで動作し、マス
ターラッチではデータを安定に保持するためのインバー
タ回路５１を備えているので、ホールドタイムが上記第
１又は第２の実施形態に比べてさらに小さくなるので、
さらに高速動作させることが可能となっている。

【００９０】＜第４の実施形態＞図７は図１に示す基本
的概念に基づく第４の実施形態のフリップフロップ回路
の回路図である。本実施形態のフリップフロップ回路
は、マスターラッチとスレーブラッチから成るＤ型フリ
ップフロップ回路であり、１相でかつ１極性だけのクロ
ック入力信号ＣＫで動作する。また、マスターラッチの
データをスレーブラッチに読み出す際に流れる貫通電流
を軽減する効果を有している。以下、詳しく説明する。

【００９１】ＰＭＯＳ６１のソースは電源電圧ＶＤＤ
に、ゲートはクロック入力信号ＣＫに、ドレインはノー
ド４に接続されている。ＰＭＯＳ６２のソースはノード
４に、ゲートはデータ入力信号Ｄに、ドレインはノード
１に接続されている。ＰＭＯＳ６３のソースは電源電圧
ＶＤＤに、ゲートはノード２に、ドレインはノード１に
接続されている。

【００９２】ＮＭＯＳ７１のソースはノード８に、ゲー
トはデータ入力信号Ｄに、ドレインはノード１に接続さ
れている。ＮＭＯＳ７２のソースはグランドレベルＧＮ
Ｄに、ゲートはノード２に、ドレインはノード８に接続
されている。ＮＭＯＳ７３のソースはノード９に、ゲー
トはクロック入力信号ＣＫに、ドレインはノード１に接
続されている。ＮＭＯＳ７４のソースはグランドレベル
ＧＮＤに、ゲートはノード６に、ドレインはノード９に
接続されている。

【００９３】また、ＰＭＯＳ６４のソースは電源電圧Ｖ
ＤＤに、ゲートはノード１に、ドレインはノード２に接
続されている。ＰＭＯＳ６５のソースは電源電圧ＶＤＤ
に、ゲートはノード１に、ドレインはノード６に接続さ
れている。ＰＭＯＳ６６のソースは電源電圧ＶＤＤに、
ゲートはクロック入力信号ＣＫに、ドレインはノード２
に接続されている。ＮＭＯＳ７５のソースはノード６
に、ゲートはクロック入力信号ＣＫに、ドレインはノー
ド２に接続されている。ＮＭＯＳ７６のソースはグラン
ドレベルＧＮＤに、ゲートはノード１に、ドレインはノ
ード６に接続されている。

【００９４】以上、ＰＭＯＳ６１〜６６とＮＭＯＳ７１
〜７６によってマスターラッチが構成されている。ま
た、ＰＭＯＳ６４、６６とＮＭＯＳ７５、７６によって
ＮＡＮＤ回路６０が構成されている。さらに、ＰＭＯＳ
６５とＮＭＯＳ７６によってインバータ回路６９が構成
されており、ＮＭＯＳ７６はＮＡＮＤ回路６０とインバ
ータ回路６９とで共用されている。

【００９５】また、ＰＭＯＳ６７のソースは電源電圧Ｖ
ＤＤに、ゲートはノード２に、ドレインはノード３に接
続されている。ＰＭＯＳ６８のソースはノード４に、ゲ
ートはデータ出力信号Ｑに、ドレインはノード３に接続
されている。ＮＭＯＳ７７のソースはノード９に、ゲー
トはクロック入力信号ＣＫに、ドレインはノード３に接
続されている。

【００９６】ＮＭＯＳ７８のソースはノード８に、ゲー
トはデータ出力信号Ｑに、ドレインはノード３に接続さ
れている。そして、ノード３はインバータ回路７０の入
力に、インバータ回路７０の出力がデータ出力信号Ｑに
接続されている。以上、ＰＭＯＳ６７、６８、６１、Ｎ
ＭＯＳ７７、７８、７２、７４及びインバータ回路７０
によってスレーブラッチが構成されている。

【００９７】本実施形態のフリップフロップ回路の動作
について説明する。尚、この回路の各ノード等の状態は
結果的には上記第１の実施形態の動作を示す図３と同一
となる。まず、データ入力信号ＤがＬでクロック入力信
号ＣＫがＬである場合、ＰＭＯＳ６１、６２がオンし、
ＮＭＯＳ７１、７２がオフしている。また、ＰＭＯＳ６
６がオンし、ＮＭＯＳ７５がオフしているので、ノード
２はＨであり、ＰＭＯＳ６３はオフしている。したがっ
て、ノード１にはＰＭＯＳ６１、６２を介して電源電圧
ＶＤＤが導出されてノード１はＨとなる。

【００９８】インバータ回路６９ではＰＭＯＳ６５とＮ
ＭＯＳ７６の各ゲートにノード１が接続されているた
め、インバータ回路６９の出力はＬとなる。したがっ
て、ＮＭＯＳ７４はオフしている。そして、ノード１が
ＨであるためＰＭＯＳ６４はオフ、ＮＭＯＳ７６はオン
している。また、ノード２がＨであるためトランジスタ
６７はオフし、クロック入力信号ＣＫがＬであるためＮ
ＭＯＳ７７はオフしているので、マスターラッチのデー
タがスレーブラッチに伝達されない。

【００９９】ここでＮＡＮＤ回路６０について、もしＮ
ＭＯＳ７５、７６の接続関係が逆であるならば、すなわ
ちクロック入力信号ＣＫがゲートに入力されているＮＭ
ＯＳ７５がグランドレベルＧＮＤ側にあり、ノード１が
ゲート接続されているＮＭＯＳ７６がノード２に近くに
設けられているとすれば、ノード１がＨであるためＮＭ
ＯＳ７６はオンしているので、ＮＭＯＳ７６の飽和電圧
Ｖｎとすると、ノード６は電圧ＶＤＤ−Ｖｎまで充電さ
れることになる。

【０１００】そして、次にクロック入力信号ＣＫがＬか
らＨに立ち上がった時に、グランドレベルＧＮＤ側のＮ
ＭＯＳ７５がオンし、ノード６に充電されていた電荷は
ＮＭＯＳ７５を介してグランドレベルＧＮＤに放電され
ることになる。これに対して、本実施形態のフリップフ
ロップ回路では、上記条件であってもノード６が充電さ
れることはなく、その分低消費電力となる。

【０１０１】同様に、ＮＭＯＳ７３、７４の接続関係及
びＮＭＯＳ７４、７７についてもクロック入力端子ＣＫ
がゲートに入力されるＮＭＯＳ７３、７７はそれぞれＮ
ＭＯＳ７４よりもグランドレベルＧＮＤから遠い側に設
けられているので充放電電流が低減され、低消費電力化
が図られている。

【０１０２】次に、クロック入力信号ＣＫがＬからＨに
立ち上がると、ＰＭＯＳ６１、６６がオフし、ＮＭＯＳ
７３、７５がオンする。インバータ回路６９の出力はク
ロック入力信号ＣＫがＨに立ち上がる前からＬとなって
いる。したがって、ＮＭＯＳ７４はオフしており、クロ
ック入力信号ＣＫがＨになってＮＭＯＳ７３がオンにな
っても、クロック入力信号ＣＫの立ち上がり時にＮＭＯ
Ｓ７３を経由して貫通電流が流れることはない。

【０１０３】また、ノード１がＨであるときにクロック
入力信号ＣＫがＨとなるのでＮＭＯＳ７５がオンするこ
とにより、ＮＭＯＳ７５、７６を介しグランドレベルＧ
ＮＤドがノード２に導出されてＬとなる。すると、ＰＭ
ＯＳ６３がオンし、ＮＭＯＳ７２がオフするので、ノー
ド１はＨに安定に保持される。また、ノード２がＬとな
るのでＰＭＯＳ６７がオンし、ＮＭＯＳ７２、７７がオ
フする。これにより、ノード３には電圧ＶＤＤが導出さ
れてノード３はＨとなる。そして、インバータ回路７０
によってデータ出力信号ＱはＬとなる。

【０１０４】次に、クロック入力信号ＣＫがＬに立ち下
がると、マスターラッチでは新たなデータ入力の読み込
みを開始し、データ入力信号ＤがＬであるときには、上
述のようにノード１とノード２はともにＨとなる。そし
て、ノード２がＨとなり、クロック入力信号ＣＫがＬと
なるためマスターラッチからスレーブラッチへのデータ
の読み出しは中止される。また、ＰＭＯＳ６１とＮＭＯ
Ｓ７２がオンし、さらにはＰＭＯＳ６８がオンし、ＮＭ
ＯＳ７８がオフするので、データ出力信号ＱはＬに保持
される。

【０１０５】一方、データ入力信号ＤがＨでクロック入
力信号ＣＫがＬである場合、ＰＭＯＳ６６がオンするの
でＮＡＮＤ回路６０の出力であるノード２はＨとなる。
これにより、ＰＭＯＳ６３はオフし、ＮＭＯＳ７２はオ
ンする。そして、ＰＭＯＳ６２とＮＭＯＳ７５がオフ
し、ＮＭＯＳ７１がオンするので、ＮＭＯＳ７１、７２
を介してグランドレベルＧＮＤがノード１に導出され、
ノード１はＬとなる。すると、インバータ回路６９の出
力はＨとなり、ＮＭＯＳ７４はオンする。このとき、ノ
ード２はＨでクロック入力信号ＣＫはＬであるため、ス
レーブラッチへの読み出しは行われない。

【０１０６】次に、クロック入力信号ＣＫがＬからＨに
立ち上がると、マスターラッチでは、ＰＭＯＳ６１、６
６がオフする。インバータ回路６９の出力であるノード
６はクロック入力信号ＣＫがＨに立ち上がる前からＨで
あるため、クロック入力信号ＣＫがＨになりＮＭＯＳ７
３がオンすると、データ入力信号Ｄの値にかかわらず、
ＮＭＯＳ７３、７４を介してノード１はＬに安定に保持
される。

【０１０７】ノード１がＬであるためＰＭＯＳ６４がオ
ンし、ＮＭＯＳ７６がオフしてるため、ノード２はＨの
ままとなる。一方、スレーブラッチでは、ＮＭＯＳ７７
がオンすると、ＰＭＯＳ６１、６７がオフであるため、
ＮＭＯＳ７４、７７を介してノード３はＬに保持され、
インバータ回路７０によってデータ出力信号ＱはＨに保
持される。

【０１０８】次に、クロック入力信号ＣＫがＬになる
と、マスターラッチでは新たなデータ入力信号Ｄの読み
込みを開始し、データ入力信号ＤがＨであるときには、
上述のようにノード１はＬとなり、ノード２はＨとな
る。一方、スレーブラッチではＮＭＯＳ７２、７８を介
してノード３はＬに保持され、データ出力信号ＱはＨに
保持される。

【０１０９】したがって、クロック入力信号ＣＫがＬで
ある時にマスターラッチに読み込まれたデータ入力信号
Ｄの値が、クロック入力信号ＣＫの立ち上がりに同期し
てスレーブラッチに読み出され、データ出力信号Ｑとし
て保持されるマスタースレーブ方式のＤ型フリップフロ
ップ回路としての動作が実現されている。

【０１１０】以上説明したように、本実施形態のフリッ
プフロップ回路はＣＭＯＳのＮＡＮＤ回路６０を１個有
する構成となっている。また、本実施形態のフリップフ
ロップ回路（図１）は１相でかつ１極性のクロック入力
信号ＣＫだけで動作する。また、インバータ回路６９に
よってマスターラッチでは読み込んだデータが安定に保
持されるのでホールドタイムが短くすることができる。

【０１１１】また、データ入力信号ＤがＬである場合、
クロック入力信号ＣＫの変化に対して、８個のＭＯＳト
ランジスタ６１、６３、７２、７３、６６、６７、７
５、７７のゲート容量と、ノード２のドレイン容量の充
放電電流であり、一方、データ入力信号ＤがＨである場
合、５個のＭＯＳトランジスタ６１、６６、７３、７
５、７７のゲート容量の充放電電流だけであり、また、
インバータ回路６９及びＮＭＯＳ７４によって貫通電流
が流れないので、上記従来のフリップフロップ回路（図
１０）に比べて低消費電力化を図ることができる。ま
た、マスターラッチとスレーブラッチではトランジスタ
６１、７２、７３、７４による回路を共用しているの
で、ＭＯＳトランジスタ数も１８個でよく、ＬＳＩの面
積が小さくなるという利点もある。

【０１１２】＜第５の実施形態＞図８は図１に示す基本
概念に基づく第５の実施形態のフリップフロップ回路の
回路図である。本実施形態のフリップフロップ回路で
は、クロック入力信号ＣＫがＨである時にデータ入力信
号Ｄがマスターラッチに読み込まれ、クロック入力信号
ＣＫの立ち下がりに同期してスレーブラッチに読み出さ
れてデータ出力信号ＱがＬとなるマスタースレーブ方式
のフリップフロップ回路である。

【０１１３】クロック入力信号ＣＫの立ち下がりでデー
タ出力信号Ｑに出力を行うために、基本的には上記第４
の実施形態のフリップフロップ回路（図７）におけるＮ
ＭＯＳとＰＭＯＳを入れ替えた構成となっているだけ
で、第４の実施形態のフリップフロップ回路（図６）と
同様に低消費電力化が図られている。

【０１１４】回路の構成について説明すると、ＰＭＯＳ
８２のソースは電源電圧ＶＤＤに、ゲートはノード６
に、ドレインはノード８に接続されている。ＰＭＯＳ８
１のソースはノード８に、ゲートはデータ入力信号Ｄ
に、ドレインはノード１に接続されている。ＰＭＯＳ８
４のソースは電源電圧ＶＤＤに、ゲートはノード６に、
ドレインはノード９に接続されている。ＰＭＯＳ８３の
ソースはノード９に、ゲートはクロック入力信号ＣＫ
に、ドレインはノード１に接続されている。

【０１１５】ＮＭＯＳ９２のソースはノード４に、ゲー
トはデータ入力信号Ｄに、ドレインはノード１に接続さ
れている。ＮＭＯＳ９１のソースはグランドレベルＧＮ
Ｄに、ゲートはクロック入力信号ＣＫに、ドレインはノ
ード４に接続されている。ＮＭＯＳ９３のソースはグラ
ンドレベルＧＮＤに、ゲートはノード２に、ドレインは
ノード１に接続されている。

【０１１６】ＰＭＯＳ８６のソースは電源電圧ＶＤＤ
に、ゲートはノード１に、ドレインはノード６に接続さ
れている。ＰＭＯＳ８５のソースはノード６に、ゲート
はクロック入力信号ＣＫに、ドレインはノード２に接続
されている。ＮＭＯＳ９４のソースはグランドレベルＧ
ＮＤに、ゲートはノード１に、ドレインはノード２に接
続されている。ＮＭＯＳ９５のソースはグランドレベル
ＧＮＤに、ゲートはノード１に、ドレインはノード６に
接続されている。ＮＭＯＳ９６のソースはグランドレベ
ルＧＮＤに、ゲートはクロック入力信号ＣＫに、ドレイ
ンはノード２に接続されている。

【０１１７】以上、ＰＭＯＳ８１〜８６とＮＭＯＳ９１
〜９６によってマスターラッチが構成されている。ま
た、ＰＭＯＳ８５、８６とＮＭＯＳ９４、９６によって
ＮＯＲ回路８０が構成されている。さらに、ＰＭＯＳ８
６とＮＭＯＳ９５によってインバータ回路８９が構成さ
れており、ＮＭＯＳ９５はＮＯＲ回路８０とインバータ
回路８９とで共用されている。

【０１１８】また、ＰＭＯＳ８７のソースはノード９
に、ゲートはクロック入力信号ＣＫに、ドレインはノー
ド３に接続されている。ＰＭＯＳ８８のソースはノード
８に、ゲートはデータ出力信号Ｑに、ドレインはノード
３に接続されている。ＮＭＯＳ９７のソースはグランド
レベルＧＮＤに、ゲートはノード２に、ドレインはノー
ド３に接続されている。

【０１１９】ＮＭＯＳ９８のソースはノード４に、ゲー
トはデータ出力信号Ｑに、ドレインはノード３に接続さ
れている。そして、ノード３はインバータ回路９０の入
力に、インバータ回路９０の出力がデータ出力信号Ｑに
接続されている。以上、ＰＭＯＳ８７、８８、ＮＭＯＳ
９７、９８及びインバータ回路９０によってスレーブラ
ッチが構成されている。

【０１２０】次に、本実施形態の回路の動作について説
明する。尚、この回路の各ノード等の状態は結果的には
上記第２の実施形態の動作を示す図５と同一となる。ま
ず、データ入力信号ＤがＨでクロック入力信号ＣＫがＨ
である場合、ＰＭＯＳ８５がオフし、ＮＭＯＳ９６がオ
ンするのでノード２はＬとなる。ＰＭＯＳ８１、８３が
オフし、ＮＭＯＳ９１、９２がオンするのでノード１は
Ｌとなる。また、ノード２がＬに保持され、ＰＭＯＳ８
７がオフしているのでスレーブラッチへのデータの読み
出しは禁止される。また、インバータ回路８９の出力に
よりＰＭＯＳ８４はオフしている。

【０１２１】次に、クロック入力信号ＣＫがＬに立ち下
がると、ＰＭＯＳ８３、８５がオンし、ＮＭＯＳ９１、
９６がオフする。インバータ回路８９の出力はクロック
入力信号ＣＫがＬに立ち下がる前からＬであり、ＰＭＯ
Ｓ８４がオフしているのでクロック入力信号ＣＫの立ち
下がり時にＰＭＯＳ８４を経由して貫通電流が流れるこ
とはない。

【０１２２】また、ＰＭＯＳ８５、８６がオンし、ＮＭ
ＯＳ９４、９６がオフするのでノード２はＨとなる。す
ると、ＰＭＯＳ８２がオフし、ＮＭＯＳ９３がオンする
のでノード１はＬに安定に保持される。また、ＰＭＯＳ
８７がオフし、ＮＭＯＳ９７がオンするのでノード３は
Ｌとなる。そして、インバータ回路９０によってデータ
出力信号ＱはＨとなる。

【０１２３】次に、クロック入力信号ＣＫがＨに立ち上
がると、マスターラッチでは新たなデータ入力の読み込
みを開始し、データ入力信号ＤがＨであるときには、ノ
ード１とノード２はともにＬとなる。そして、マスター
ラッチからスレーブラッチへのデータの読み出しは中止
される。また、ＰＭＯＳ８８がオフし、ＮＭＯＳ９８が
オンするので、データ出力信号ＱはＨに保持される。

【０１２４】これに対し、データ入力信号ＤがＬでクロ
ック入力信号ＣＫがＨである場合、ＮＡＮＤ回路８０の
出力であるノード２はＬとなる。ＰＭＯＳ８１、８２が
オンし、ＮＭＯＳ９１、９３がオフするのでノード１は
Ｈとなる。このとき、ノード２がＬであるため、スレー
ブラッチへの読み出しは行われない。

【０１２５】次に、クロック入力信号ＣＫがＬに立ち下
がると、マスターラッチでは、ＰＭＯＳ８３、８４がオ
ンし、ＮＭＯＳ９１、９３がオフするのでノード１はＨ
に安定に保持される。そして、ノード２はＬのままとな
る。一方、スレーブラッチでは、ＰＭＯＳ８４、８７が
オンし、ＮＭＯＳ９７がオフするのでノード３はＨとな
る。そして、データ出力信号Ｑはインバータ回路９０に
よってＬとなる。

【０１２６】次に、クロック入力信号ＣＫがＨになる
と、マスターラッチでは新たなデータ入力信号Ｄの読み
込みを開始し、データ入力信号ＤがＬであるときには、
上述のようにノード１はＨとなり、ノード２はＬとな
る。一方、スレーブラッチではＰＭＯＳ８２、８８がオ
ンし、ＮＭＯＳ９８がオフするのでノード３はＨに保持
され、データ出力信号ＱはＨに保持される。

【０１２７】以上説明したように、本実施形態のフリッ
プフロップ回路はＣＭＯＳのＮＯＲ回路８０を１個有す
る構成となっている。本実施形態のフリップフロップ回
路（図１）は１相でかつ１極性のクロック入力信号ＣＫ
だけで動作する。また、インバータ回路６９によってマ
スターラッチでは読み込んだデータが安定に保持される
のでホールドタイムを短くすることができる。

【０１２８】信号遷移による容量での充放電電流及びＰ
ＭＯＳ、ＮＭＯＳを介した電源電圧ＶＤＤとグランドレ
ベルＧＮＤ間の貫通電流も低減されており低消費電力の
フリップフロップ回路が実現されている。また、マスタ
ーラッチとスレーブラッチでは、ＰＭＯＳ８２、ＮＭＯ
Ｓ９１及びＰＭＯＳ８３、８４が共用されており、ＮＯ
Ｒ回路８０とインバータ回路８９ではＰＭＯＳ８６が共
用されており、トランジスタ数の減少が図られている。
したがって、トランジスタ数が１８個でよいので上記従
来のフリップフロップ回路（図１０）に比べてＬＳＩの
面積が小さくなるという利点もある。

【０１２９】＜第６の実施形態＞図９は本発明の第６の
実施形態のフリップフロップ回路の回路図である。上記
第２の実施形態（図４）では、クロック入力信号ＣＫが
ＨからＬに変化する際に、データ入力信号ＤがＬである
場合には、ＰＭＯＳ１１、１２及びＮＭＯＳ２１、２３
を介して貫通電流がノード１に流れるという問題がある
が本実施形態は、かかる問題点を解決したものである。
また、上記第２の実施形態において設けられていたＰＭ
ＯＳ３３（図２参照）をＮＯＲ回路３０（図９参照）と
で共用した構成とたものである。

【０１３０】図９において図４と同一部分については同
一符号を付して説明を省略する。すわなち、ＰＭＯＳ３
２、３３、３６〜３８及びＮＭＯＳ４１〜４７について
は上記第２の実施形態（図４）と同等に設けられてい
る。さらに、インバータ回路１２０の入力側はノード１
に接続され、出力側はＰＭＯＳ１２１のゲートに接続さ
れている。ＰＭＯＳ１２１のソースはノード６に、ドレ
インはノード１に接続されている。

【０１３１】また、ＰＭＯＳ１２２のソースは電源電圧
ＶＤＤに、ゲートはクロック入力信号ＣＫに、ドレイン
はノード６に接続されている。ＰＭＯＳ１２３のソース
はノード６に、ゲートはノード１に、ドレインはノード
２に接続されている。ＰＭＯＳ１２２、１２３とＮＭＯ
Ｓ４４、４５によってＮＯＲ回路１３０が構成されてい
る。また、ＰＭＯＳ１２２はノード１の状態を保持する
ための回路としても利用されており、フリップフロップ
回路のトランジスタ数の減少を図っている。すなわち、
本実施形態のフリップフロップ回路は１９個のトランジ
スタによって構成されている。

【０１３２】これにより、クロック入力信号ＣＫがＨか
らＬに変化する際に、データ入力信号ＤがＬである場合
には、インバータ回路１２０及びＰＭＯＳ１２１によっ
てあらかじめノード１と接続が遮断されているので貫通
電流が抑制される。したがって、低消費電力となる。

【０１３３】

【発明の効果】以上説明したように本発明によれば、フ
リップフロップ回路は１相でかつ１極性のクロック入力
信号で動作するので、データホールドタイムを小さくで
き、そのため高速動作が可能となっている。また、マス
ターラッチに保持される値によっては信号切換回路の出
力はクロック入力信号にかかわらず固定となるようにし
ているので、マスターラッチとスレーブラッチを接続す
る第２のノードでは信号変化が小さくなる。そのため、
低消費電力となる。したがって、ＬＳＩのパッケージ等
において発熱対策の負担が軽減され、低コストとするこ
とが可能である。

【０１３４】データ読込回路と第２のデータ保持回路は
クロック入力信号が第１のレベルのときに動作状態とな
るので、クロック入力信号がゲートに接続されているト
ランジスタを共用することにより、フリップフロップ回
路のトランジスタ数を少なくすることができる。そのた
め、ＬＳＩ等で面積を縮小することができる。

【０１３５】

【０１３６】

【０１３７】

【０１３８】

【０１３９】

【０１４０】

【０１４１】

【０１４２】

【０１４３】

【図面の簡単な説明】

【図１】本発明の各実施形態の基本的概念を示すブロ
ック図。

【図２】本発明の第１の実施形態のフリップフロップ
回路の回路図。

【図３】そのフリップフロップ回路の動作を示す図。

【図４】本発明の第２の実施形態のフリップフロップ
回路の回路図。

【図５】そのフリップフロップ回路の動作を示す図。

【図６】本発明の第３の実施形態のフリップフロップ
回路の回路図。

【図７】本発明の第４の実施形態のフリップフロップ
回路の回路図。

【図８】本発明の第５の実施形態のフリップフロップ
回路の回路図。

【図９】本発明の第６の実施形態のフリップフロップ
回路の回路図。

【図１０】従来のフリップフロップ回路の回路図。

【図１１】そのフリップフロップ回路のトランスファ
ーゲートの回路図。

【図１２】ＰＭＯＳとＮＭＯＳについてゲート電圧と
オン／オフの関係を示す図。

【符号の説明】

１〜７ノード１０ＮＡＮＤ回路１１〜１７ＰＭＯＳ２０インバータ回路２１〜２８ＮＭＯＳ３０ＮＯＲ回路５１インバータ回路６９インバータ回路１００マスターラッチ１０１スレーブラッチ１０２データ読込回路１０３データ保持回路１０４信号切換回路１０５データ読出回路１０６データ保持回路ＣＫクロック入力信号Ｎデータ入力信号Ｑデータ出力信号ＶＤＤ電源電圧ＧＮＤグランドレベル

Claims

(57)【特許請求の範囲】

【請求項１】ソースが電源に接続され、ゲートにクロ
ック入力信号が与えられる第１ＰＭＯＳトランジスタ
と、ソースが第１ＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートにデータ入力信号が入力される第２ＰＭＯＳ
トランジスタと、ドレインが第２ＰＭＯＳトランジスタのドレインに接続
され、ゲートが第２ノードに接続された第１ＮＭＯＳト
ランジスタと、ドレインが第１ＮＭＯＳトランジスタのソースに接続さ
れ、ゲートに前記データ入力信号が与えられ、ソースが
グランドに接続された第２ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ドレインが
第２ＮＭＯＳトランジスタのドレインに接続されソース
がグランドに接続された第３ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタのドレインと第１ＮＭＯＳト
ランジスタのドレインの接続点である第１ノードにゲー
トが接続され、ソースが電源に接続され、ドレインが第
２ノードに接続された第３ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ドレインが
第２ノードに接続された第４ＮＭＯＳトランジスタと、ゲートが第１ノードに接続され、ソースがグランドに接
続され、ドレインが第４ＮＭＯＳトランジスタのソース
に接続された第５ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースが電
源に接続され、ドレインが第２ノードに接続された第４
ＰＭＯＳトランジスタと、ゲートが第２ノードに接続されソースが電源に接続さ
れ、ドレインが第１ノードに接続された第５ＰＭＯＳト
ランジスタと、ゲートが第２ノードに接続されソースが電源に接続さ
れ、ドレインが第３ノードに接続された第６ＰＭＯＳト
ランジスタと、ゲートが第２ノードに接続され、ドレインが第３ノード
に接続された第６ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースがグ
ランドに接続され、ドレインが第６ＮＭＯＳトランジス
タのソースに接続された第７ＮＭＯＳトランジスタと、ゲートが出力端子に接続され、ドレインが第６ＮＭＯＳ
トランジスタのソースに接続され、ソースがグランドに
接続された第８ＮＭＯＳトランジスタと、第３ノードの出力を反転して出力端子に導出するインバ
ータと、ゲートが出力端子に接続され、ドレインが第３ノードに
接続されソースが第１ＰＭＯＳトランジスタのドレイン
に接続された第７ＰＭＯＳトランジスタと、から成るフリップフロップ回路。
【請求項２】ソースがグランドに接続され、ゲートに
クロック入力信号が与られる第１ＮＭＯＳトランジスタ
と、ソースが第１ＮＭＯＳトランジスタのドレインに接続さ
れ、ゲートにデータ入力信号が入力される第２ＮＭＯＳ
トランジスタと、ドレインが第２ＮＭＯＳトランジスタのドレインに接続
され、ゲートが第２ノードに接続された第１ＰＭＯＳト
ランジスタと、ドレインが第１ＰＭＯＳトランジスタのソースに接続さ
れ、ゲートに前記データ入力信号が与えられ、ソースが
電源に接続された第２ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ドレインが
第２ＰＭＯＳトランジスタのドレインに接続され、ソー
スが電源に接続された第３ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタのドレインと第１ＰＭＯＳト
ランジスタのドレインの接続点である第１ノードにゲー
トが接続され、ソースがグランドに接続され、ドレイン
が第２ノードに接続された第３ＮＭＯＳトランジスタ
と、ゲートに前記クロック入力信号が与えられ、ドレインが
第２ノードに接続された第４ＰＭＯＳトランジスタと、ゲートが第１ノードに接続され、ソースが電源に接続さ
れ、ドレインが第４ＰＭＯＳトランジスタのソースに接
続された第５ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースがグ
ランドに接続され、ドレインが第２ノードに接続された
第４ＮＭＯＳトランジスタと、ゲートが第２ノードに接続され、ソースがグランドに接
続され、ドレインが第１ノードに接続された第５ＮＭＯ
Ｓトランジスタと、ゲートが第２ノードに接続され、ソースがグランドに接
続され、ドレインが第３ノードに接続された第６ＮＭＯ
Ｓトランジスタと、ゲートが第２ノードに接続され、ドレインが第３ノード
に接続された第６ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースが電
源に接続され、ドレインが第６ＰＭＯＳトランジスタの
ソースに接続された第７ＰＭＯＳトランジスタと、ゲートが出力端子に接続され、ドレインが第６ＰＭＯＳ
トランジスタのソースに接続され、ソースが電源に接続
された第８ＰＭＯＳトランジスタと、第３ノードの出力を反転して出力端子に導出するインバ
ータと、ゲートが出力端子に接続され、ドレインが第３ノードに
接続され、ソースが第１ＮＭＯＳトランジスタのドレイ
ンに接続された第７ＮＭＯＳトランジスタと、から成るフリップフロップ回路。
【請求項３】ソースが電源に接続され、ゲートにクロ
ック入力信号が与えられる第１ＰＭＯＳトランジスタ
と、ソースが第１ＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートにデータ入力信号が入力される第２ＰＭＯＳ
トランジスタと、ドレインが第２ＰＭＯＳトランジスタのドレインに接続
され、ゲートが第２ノードに接続された第１ＮＭＯＳト
ランジスタと、ドレインが第１ＮＭＯＳトランジスタのソースに接続さ
れ、ゲートに前記データ入力信号が与えられ、ソースが
グランドに接続された第２ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタのドレインと第１ＮＭＯＳト
ランジスタのドレインの接続点である第１ノードにゲー
トが接続され、ソースが電源に接続され、ドレインが第
２ノードに接続された第３ＰＭＯＳトランジスタと、第１ノードの電圧を反転する第１インバータと、ゲートに第１インバータの出力が与えられ、ドレインが
第１ノードに接続された第３ＮＭＯＳトランジスタと、ゲートが第１ノードに接続され、ドレインが第２ノード
に接続され、ソースが第３ＮＭＯＳトランジスタのソー
スに接続された第４ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースがグ
ランドに接続され、ドレインが第４ＮＭＯＳトランジス
タのソースに接続された第５ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースが電
源に接続され、ドレインが第２ノードに接続された第４
ＰＭＯＳトランジスタと、ゲートが第２ノードに接続されソースが電源に接続さ
れ、ドレインが第１ノードに接続された第５ＰＭＯＳト
ランジスタと、ゲートが第２ノードに接続されソースが電源に接続さ
れ、ドレインが第３ノードに接続された第６ＰＭＯＳト
ランジスタと、ゲートが第２ノードに接続され、ドレインが第３ノード
に接続された第６ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースがグ
ランドに接続され、ドレインが第６ＮＭＯＳトランジス
タのソースに接続された第７ＮＭＯＳトランジスタと、ゲートが出力端子に接続され、ドレインが第６ＮＭＯＳ
トランジスタのソースに接続され、ソースがグランドに
接続された第８ＮＭＯＳトランジスタと、第３ノードの出力を反転して出力端子に導出する第２イ
ンバータと、ゲートが出力端子に接続され、ドレインが第３ノードに
接続され、ソースが第１ＰＭＯＳトランジスタのドレイ
ンに接続された第７ＰＭＯＳトランジスタと、から成るフリップフロップ回路。
【請求項４】ソースが電源に接続され、ゲートにクロ
ック入力信号が与えられる第１ＰＭＯＳトランジスタ
と、ソースが第１ＰＭＯＳトランジスタのドレインに接続さ
れ、ゲートにデータ入力信号が入力される第２ＰＭＯＳ
トランジスタと、ドレインが第２ＰＭＯＳトランジスタのドレインに接続
され、ゲートに前記データ入力信号が与えられる第１Ｎ
ＭＯＳトランジスタと、ドレインが第１ＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが第２ノードに接続され、ソースがグランド
に接続された第２ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタのドレインと第１ＮＭＯＳト
ランジスタのドレインの接続点である第１ノードにドレ
インが接続され、ゲートに前記クロック入力信号が与え
られる第３ＮＭＯＳトランジスタと、ドレインが第３ＮＭＯＳトランジスタのソースに接続さ
れ、ソースがグランドに接続された第４ＮＭＯＳトラン
ジスタと、第１ノードにゲートが接続され、ソースが電源に接続さ
れ、ドレインが第２ノードに接続された第３ＰＭＯＳト
ランジスタと、第１ノードにゲートが接続され、ソースが電源に接続さ
れ、ドレインが第４ＮＭＯＳトランジスタのドレインに
接続された第４ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ドレインが
第２ノードに接続された第５ＮＭＯＳトランジスタと、ゲートが第１ノードに接続され、ソースがグランドに接
続され、ドレインが第４ＮＭＯＳトランジスタのソース
と第４ＰＭＯＳトランジスタのドレインに接続された第
６ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースが電
源に接続され、ドレインが第２ノードに接続された第５
ＰＭＯＳトランジスタと、ゲートが第２ノードに接続されソースが電源に接続さ
れ、ドレインが第１ノードに接続された第６ＰＭＯＳト
ランジスタと、ゲートが第２ノードに接続され、ソースが電源に接続さ
れた第７ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースが第
４ＮＭＯＳトランジスタのドレインに接続され、ドレイ
ンが第７ＰＭＯＳトランジスタのドレインに接続された
第７ＮＭＯＳトランジスタと、ゲートが出力端子に接続され、ドレインが第６ＰＭＯＳ
トランジスタのドレインと第７ＮＭＯＳトランジスタの
ドレインの接続点である第３ノードに接続された第８Ｐ
ＭＯＳトランジスタと、第３ノードの出力を反転して出力端子に導出するインバ
ータと、ゲートが出力端子に接続され、ドレインが第３ノードに
接続されソースが第１ＮＭＯＳトランジスタのソースに
接続された第８ＮＭＯＳトランジスタと、から成るフリップフロップ回路。
【請求項５】ソースがグランドに接続され、ゲートに
クロック入力信号が与えられる第１ＮＭＯＳトランジス
タと、ソースが第１ＮＭＯＳトランジスタのドレインに接続さ
れ、ゲートにデータ入力信号が入力される第２ＮＭＯＳ
トランジスタと、ドレインが第２ＮＭＯＳトランジスタのドレインに接続
され、ゲートに前記データ入力信号が与えられる第１Ｐ
ＭＯＳトランジスタと、ドレインが第１ＰＭＯＳトランジスタのソースに接続さ
れ、ゲートが第２ノードに接続され、ソースが電源に接
続された第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタのドレインと第１ＰＭＯＳト
ランジスタのドレインの接続点である第１ノードにドレ
インが接続され、ゲートに前記クロック入力信号が与え
られる第３ＰＭＯＳトランジスタと、ドレインが第３ＰＭＯＳトランジスタのソースに接続さ
れ、ソースが電源に接続された第４ＰＭＯＳトランジス
タと、第１ノードにゲートが接続され、ソースがグランドに接
続され、ドレインが第２ノードに接続された第３ＮＭＯ
Ｓトランジスタと、第１ノードにゲートが接続され、ソースがグランドに接
続され、ドレインが第４ＰＭＯＳトランジスタのゲート
に接続された第４ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ドレインが
第２ノードに接続された第５ＰＭＯＳトランジスタと、ゲートが第１ノードに接続され、ソースが電源に接続さ
れ、ドレインが第４ＰＭＯＳトランジスタのソースと第
４ＮＭＯＳトランジスタのドレインに接続された第６Ｐ
ＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースがグ
ランドに接続され、ドレインが第２ノードに接続された
第５ＮＭＯＳトランジスタと、ゲートが第２ノードに接続され、ソースがグランドに接
続され、ドレインが第１ノードに接続された第６ＰＭＯ
Ｓトランジスタと、ゲートが第２ノードに接続され、ソースがグランドに接
続された第７ＮＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースが第
４ＰＭＯＳトランジスタのドレインに接続され、ドレイ
ンが第７ＮＭＯＳトランジスタのドレインに接続された
第７ＰＭＯＳトランジスタと、ゲートが出力端子に接続され、ドレインが第７ＮＭＯＳ
トランジスタのドレインと第７ＰＭＯＳトランジスタの
ドレインの接続点である第３ノードに接続され、ソース
が第１ＰＭＯＳトランジスタのソースに接続された第８
ＰＭＯＳトランジスタと、第３ノードの出力を反転して出力端子に導出するインバ
ータと、ゲートが出力端子に接続され、ドレインが第３ノードに
接続されソースが第２ＰＭＯＳトランジスタのソースに
接続された第８ＰＭＯＳトランジスタと、から成るフリップフロップ回路。
【請求項６】ソースがグランドに接続され、ゲートに
クロック入力信号が与えられる第１ＮＭＯＳトランジス
タと、ソースが第１ＮＭＯＳトランジスタのドレインに接続さ
れ、ゲートにデータ入力信号が入力される第２ＮＭＯＳ
トランジスタと、ドレインが第２ＮＭＯＳトランジスタのドレインに接続
され、ゲートが第２ノードに接続された第１ＰＭＯＳト
ランジスタと、ドレインが第１ＰＭＯＳトランジスタのソースに接続さ
れ、ゲートに前記データ入力信号が与えられ、ソースが
電源に接続された第２ＰＭＯＳトランジスタと、第２ＮＭＯＳトランジスタのドレインと第１ＰＭＯＳト
ランジスタのドレインの接続点である第１ノードにゲー
トが接続され、ソースがグランドに接続され、ドレイン
が第２ノードに接続された第３ＮＭＯＳトランジスタ
と、第１ノードの電圧を反転する第１インバータと、ゲートに第１インバータの出力が与えられ、ドレインが
第１ノードに接続された第３ＰＭＯＳトランジスタと、ゲートが第１ノードに接続され、ドレインが第２ノード
に接続され、ソースが第３ＰＭＯＳトランジスタのソー
スに接続された第４ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースが電
源に接続され、ドレインが第４ＰＭＯＳトランジスタの
ソースに接続された第５ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースがグ
ランドに接続され、ドレインが第２ノードに接続された
第４ＮＭＯＳトランジスタと、ゲートが第２ノードに接続されソースがグランドに接続
され、ドレインが第１ノードに接続された第５ＮＭＯＳ
トランジスタと、ゲートが第２ノードに接続されソースがグランドに接続
され、ドレインが第３ノードに接続された第６ＮＭＯＳ
トランジスタと、ゲートが第２ノードに接続され、ドレインが第３ノード
に接続された第６ＰＭＯＳトランジスタと、ゲートに前記クロック入力信号が与えられ、ソースが電
源に接続され、ドレインが第６ＰＭＯＳトランジスタの
ソースに接続された第７ＰＭＯＳトランジスタと、ゲートが出力端子に接続され、ドレインが第６ＰＭＯＳ
トランジスタのソースに接続され、ソースが電源に接続
された第８ＰＭＯＳトランジスタと、第３ノードの出力を反転して出力端子に導出する第２イ
ンバータと、ゲートが出力端子に接続され、ドレインが第３ノードに
接続され、ソースが第１ＮＭＯＳトランジスタのドレイ
ンに接続された第７ＮＭＯＳトランジスタと、から成るフリップフロップ回路。