JPH0533532B2 - - Google Patents
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- Publication number
- JPH0533532B2 JPH0533532B2 JP61185531A JP18553186A JPH0533532B2 JP H0533532 B2 JPH0533532 B2 JP H0533532B2 JP 61185531 A JP61185531 A JP 61185531A JP 18553186 A JP18553186 A JP 18553186A JP H0533532 B2 JPH0533532 B2 JP H0533532B2
- Authority
- JP
- Japan
- Prior art keywords
- connection bumps
- connection
- bumps
- lsi chip
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 2
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- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
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- 229910052737 gold Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に多端子を有
する集積回路チツプ（以下、LSIチツプという。）
のバンプ構造を改良した半導体装置に関する。
する集積回路チツプ（以下、LSIチツプという。）
のバンプ構造を改良した半導体装置に関する。
従来、この種のLSIチツプの電気検査並び端子
接続は、LSIチツプの周辺部に単列の接続用バン
プを形成し、絶縁フイルム上に形成された配線と
前記接続バンプを接続する周知のTAB（Tape
Automated Bonding）技術により行なわれてい
た。
接続は、LSIチツプの周辺部に単列の接続用バン
プを形成し、絶縁フイルム上に形成された配線と
前記接続バンプを接続する周知のTAB（Tape
Automated Bonding）技術により行なわれてい
た。
第３図，第４図は、従来例の断面図、平面図で
ある。１は、周辺部に単列の接続バンプを有する
LSIチツプであり、35mm幅の絶縁フイルム７に形
成された金メツキされた入出力端子４が接続バン
プ２に接続される。第３図に示す如く、金メツキ
された端子４は、LSIチツプとの接続部では、絶
縁フイルム７の支持がない片持ち梁の状態になつ
ている。一方、多端子接続の為に端子ピツチを狭
くすると、端子幅も狭くしなければならない。そ
の為、端子強度が弱くなり、又、変形してLSIチ
ツプの端部において電気的シヨートを起こし易く
なる。
ある。１は、周辺部に単列の接続バンプを有する
LSIチツプであり、35mm幅の絶縁フイルム７に形
成された金メツキされた入出力端子４が接続バン
プ２に接続される。第３図に示す如く、金メツキ
された端子４は、LSIチツプとの接続部では、絶
縁フイルム７の支持がない片持ち梁の状態になつ
ている。一方、多端子接続の為に端子ピツチを狭
くすると、端子幅も狭くしなければならない。そ
の為、端子強度が弱くなり、又、変形してLSIチ
ツプの端部において電気的シヨートを起こし易く
なる。
さらに、第４図に示す如く接続バンプ２をLSI
チツプ周辺部に単列に形成する為に多くの入出力
端子を必要とするLSIチツプにおいては、接続バ
ンプ２の間隔を狭くしなければならない。その
為、多くの入出力端子を必要とするLSIチツプに
おいて、必要な接続用バンプ間距離を確保し、か
つ、多くの接続バンプをLSIチツプの周辺部に単
列に形成しようとする場合には、LSIチツプサイ
ズが大きくなり、歩留りが低下し、原価も高くな
る。
チツプ周辺部に単列に形成する為に多くの入出力
端子を必要とするLSIチツプにおいては、接続バ
ンプ２の間隔を狭くしなければならない。その
為、多くの入出力端子を必要とするLSIチツプに
おいて、必要な接続用バンプ間距離を確保し、か
つ、多くの接続バンプをLSIチツプの周辺部に単
列に形成しようとする場合には、LSIチツプサイ
ズが大きくなり、歩留りが低下し、原価も高くな
る。
このように、従来のLSIチツプの接続バンプ
は、LSIチツプの周辺部の単列に形成されている
ために、多くの入出力端子を必要とする半導体装
置において、必要入出力端子を形成することが困
難となるという欠点があつた。また、LSIチツプ
の端部（接続バンプとLSIチツプエツヂ間）にお
いて電気的シヨートを起こす欠点をも合せ持つて
いた。
は、LSIチツプの周辺部の単列に形成されている
ために、多くの入出力端子を必要とする半導体装
置において、必要入出力端子を形成することが困
難となるという欠点があつた。また、LSIチツプ
の端部（接続バンプとLSIチツプエツヂ間）にお
いて電気的シヨートを起こす欠点をも合せ持つて
いた。
本発明の目的は、上述した従来技術の欠点があ
るを解決し、多くの入出力接続バンプとシヨート
防止バンプとを有する半導体装置を提供すること
にある。
るを解決し、多くの入出力接続バンプとシヨート
防止バンプとを有する半導体装置を提供すること
にある。
本発明の半導体装置は、表面上の４辺の周辺部
の各辺にほぼ平行にそれぞれ設けられた１列の複
数個の第１の接続バンプ、前記周辺部の１辺に平
行に２列をなしてほぼ中央に配置された複数個の
第２の接続バンプ、および前記第１，第２の接続
バンプの外側に設けられた複数個のシヨート防止
バンプから成る集積回路チツプと、表面上に複数
個の試験用電極と電気的導体とが接続されて成る
絶縁フイルムとを具備し、前記第２の接続バンプ
それぞれの、前記１辺と直角方向の中心線が前記
第１の接続バンプの間に位置することを特徴とす
る。
の各辺にほぼ平行にそれぞれ設けられた１列の複
数個の第１の接続バンプ、前記周辺部の１辺に平
行に２列をなしてほぼ中央に配置された複数個の
第２の接続バンプ、および前記第１，第２の接続
バンプの外側に設けられた複数個のシヨート防止
バンプから成る集積回路チツプと、表面上に複数
個の試験用電極と電気的導体とが接続されて成る
絶縁フイルムとを具備し、前記第２の接続バンプ
それぞれの、前記１辺と直角方向の中心線が前記
第１の接続バンプの間に位置することを特徴とす
る。
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は、本発明による半導体装置の一実施例
を示す断面図であり、第２図は、前記一実施例を
示す平面図である。
を示す断面図であり、第２図は、前記一実施例を
示す平面図である。
第１図及び第２図に示すように、LSIチツプ１
の表面の内部と４辺の周辺部に、周知のメツキ技
術により金メツキされた接続バンプ２とシヨート
防止バンプ３を形成している。接続バンプ２は、
周辺部はそれぞれ１列であり、中央部のものは２
列で、１つの周辺部の列に平行であり、その列と
直角方向の中心線が周辺部のものの間に位置する
ように配置形成されている。
の表面の内部と４辺の周辺部に、周知のメツキ技
術により金メツキされた接続バンプ２とシヨート
防止バンプ３を形成している。接続バンプ２は、
周辺部はそれぞれ１列であり、中央部のものは２
列で、１つの周辺部の列に平行であり、その列と
直角方向の中心線が周辺部のものの間に位置する
ように配置形成されている。
一方、絶縁フイルム７のLSIチツプ収納部８を
前もつて打ち抜き、その絶縁フイルム７上に銅箔
を密着されて、所定の複数個の入出力端子４と配
線パターン５と試験用電極６とを周知のエツチン
グ技術と金メツキ技術により形成している。
前もつて打ち抜き、その絶縁フイルム７上に銅箔
を密着されて、所定の複数個の入出力端子４と配
線パターン５と試験用電極６とを周知のエツチン
グ技術と金メツキ技術により形成している。
さらに、前記の如く配置形成された複数個の接
続バンプ２と複数個の入出力端子４を１対１に位
置合せし、両者を周知の接続技術（例えば熱圧
着）により接続する。
続バンプ２と複数個の入出力端子４を１対１に位
置合せし、両者を周知の接続技術（例えば熱圧
着）により接続する。
又、前記シヨート防止バンプ３は前記接続バン
プとチツプエツヂ間において前記入出力端子４下
に少なくとも１個が形成（本実施例では１個）さ
れている。
プとチツプエツヂ間において前記入出力端子４下
に少なくとも１個が形成（本実施例では１個）さ
れている。
このようにして多くの入出力端子を有する半導
体装置を実現する。
体装置を実現する。
以上説明したように本発明は、第１にLSIチツ
プの内部と周辺部に形成された複数個の接続バン
プを列方向にそれぞれが重ならない位置で千鳥状
に配置することにより多くの入出力端子を必要と
するLSIチツプが実現でき、第２に前記接続バン
プとチツプエツヂ間にシヨート防止バンプをチツ
プ表面で、かつ接続バンプに接続されているそれ
ぞれの入出力端子に少なくとも１個形成すること
により、入出力端子がLSIチツプと接触して電気
的にシヨートすることを防止でき、第３に前記接
続バンプがLSIチツプの内部にも存在するので
LSIチツプでの入出力端子と内部回路を接続する
場合の設計すなわちレイアウト設計がやり易くな
る効果がある。
プの内部と周辺部に形成された複数個の接続バン
プを列方向にそれぞれが重ならない位置で千鳥状
に配置することにより多くの入出力端子を必要と
するLSIチツプが実現でき、第２に前記接続バン
プとチツプエツヂ間にシヨート防止バンプをチツ
プ表面で、かつ接続バンプに接続されているそれ
ぞれの入出力端子に少なくとも１個形成すること
により、入出力端子がLSIチツプと接触して電気
的にシヨートすることを防止でき、第３に前記接
続バンプがLSIチツプの内部にも存在するので
LSIチツプでの入出力端子と内部回路を接続する
場合の設計すなわちレイアウト設計がやり易くな
る効果がある。
第１図、第２図は本発明の一実施例の断面図、
平面図、第３図、第４図は従来例の断面図、平面
図である。 １…LSIチツプ、２…接続バンプ、３…シヨー
ト防止バンプ、４…入出力端子、５…配線パター
ン、６…試験用電極、７…絶縁フイルム、８…
LSIチツプ収納部。
平面図、第３図、第４図は従来例の断面図、平面
図である。 １…LSIチツプ、２…接続バンプ、３…シヨー
ト防止バンプ、４…入出力端子、５…配線パター
ン、６…試験用電極、７…絶縁フイルム、８…
LSIチツプ収納部。
Claims (1)
- １ 表面上に４辺の周辺部の各辺にほぼ平行にそ
れぞれ設けられた１列の複数個の第１の接続バン
プ、前記周辺部の１辺に平行に２列をなしてほぼ
中央に配置された複数個の第２の接続バンプ、お
よび前記第１，第２の接続バンプの外側に設けら
れた複数個のシヨート防止バンプから成る集積回
路チツプと、表面上に複数個の試験用電極と電気
的導体とが接続されて成る絶縁フイルムとを具備
し、前記第２の接続バンブそれぞれの、前記１辺
と直角方向の中心線が前記第１の接続バンプの間
に位置することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185531A JPS6341036A (ja) | 1986-08-06 | 1986-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185531A JPS6341036A (ja) | 1986-08-06 | 1986-08-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6341036A JPS6341036A (ja) | 1988-02-22 |
| JPH0533532B2 true JPH0533532B2 (ja) | 1993-05-19 |
Family
ID=16172430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185531A Granted JPS6341036A (ja) | 1986-08-06 | 1986-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0943304A (ja) * | 1995-07-26 | 1997-02-14 | Nec Corp | 半導体試験装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768336B2 (ja) * | 1995-12-18 | 1998-06-25 | 日本電気株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
-
1986
- 1986-08-06 JP JP61185531A patent/JPS6341036A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0943304A (ja) * | 1995-07-26 | 1997-02-14 | Nec Corp | 半導体試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341036A (ja) | 1988-02-22 |
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