JPH05165057A

JPH05165057A - 液晶表示装置

Info

Publication number: JPH05165057A
Application number: JP33705091A
Authority: JP
Inventors: Yuka Matsukawa; 由佳松川; Kazuo Shirohashi; 和男白橋; Akira Sasano; 晃笹野; Junichi Owada; 淳一大和田; Shinzo Matsumoto; 信三松本; Tatsuo Kamei; 達生亀井; Atsushi Kikumoto; 淳菊元
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-12-19
Filing date: 1991-12-19
Publication date: 1993-06-29

Abstract

(57)【要約】【目的】輝度むらが発生するのを防止する。【構成】薄膜トランジスタＴＦＴ１、ＴＦＴ２と画素電
極とを画素の一構成要素とし、上部透明ガラス基板に金
属からなる遮光膜を形成し、薄膜トランジスタＴＦＴ
１、ＴＦＴ２のゲート電極ＧＴの端部と薄膜トランジス
タＴＦＴ１のｉ型半導体層ＡＳの端部との距離ｌ₁を、
ｉ型半導体層ＡＳと遮光膜との距離の１．２倍以上とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は液晶表示装置、特に薄
膜トランジスタ等を使用したアクティブ・マトリクス方
式の液晶表示装置に関する。

【０００２】

【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極のそ
れぞれに対応して非線形素子（スイッチング素子）を設
けたものである。各画素における液晶は理論的には常時
駆動（デューティ比１．０）されているので、時分割駆
動方式を採用している、いわゆる単純マトリクス方式と
比べてアクティブ方式はコントラストが良く、特にカラ
ー液晶表示装置では欠かせない技術となりつつある。ス
イッチング素子として代表的なものとしては薄膜トラン
ジスタ（ＴＦＴ）がある。

【０００３】従来のアクティブ・マトリクス方式の液晶
表示装置においては、薄膜トランジスタが形成された下
部透明ガラス基板側と反対側の上部透明ガラス基板にク
ロム等の金属からなる遮光膜を形成している。

【０００４】この液晶表示装置においては、遮光膜によ
って上部透明ガラス基板側からｉ型非晶質シリコン（Ｓ
ｉ）等からなる半導体層に光が照射されるのを防止する
ことができるから、薄膜トランジスタに光電流が発生す
ることがないので、薄膜トランジスタのオフ抵抗が低下
することがない。

【０００５】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した１２．５型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁１９３〜２１０、１９８６年１２月１５日、日経マグ
ロウヒル社発行、で知られている。

【０００６】

【発明が解決しようとする課題】しかし、このような液
晶表示装置においては、薄膜トランジスタが形成された
下部透明ガラス基板側から入射した光が上部透明ガラス
基板に形成された遮光膜によって反射され、その反射光
が半導体層に照射されるから、薄膜トランジスタに光電
流が発生する。このため、薄膜トランジスタのオフ抵抗
が低下するから、輝度が変化するので、半導体層への照
射光のバラツキがあると、輝度むらが発生する。

【０００７】この発明は上述の課題を解決するためにな
されたもので、輝度むらが発生することがない液晶表示
装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するた
め、この発明においては、薄膜トランジスタと画素電極
とを画素の一構成要素とし、上記薄膜トランジスタが形
成された第１の透明基板とは反対側の第２の透明基板に
金属からなる遮光膜を形成したアクティブ・マトリクス
方式の液晶表示装置において、上記薄膜トランジスタの
ゲート電極の端部と上記薄膜トランジスタの半導体層の
端部との距離を、上記半導体層と上記遮光膜との距離の
１．２倍以上とする。

【０００９】

【作用】この液晶表示装置においては、第１の透明基板
側から入射した光が第２の透明基板に形成された遮光膜
によって反射されたとしても、その反射光が半導体層に
は照射されないから、薄膜トランジスタに光電流が発生
することがなく、輝度むらが発生することはない。

【００１０】

【実施例】以下、この発明の構成について、アクティブ
・マトリクス方式のカラー液晶表示装置にこの発明を適
用した実施例とともに説明する。

【００１１】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１２】図２はこの発明が適用されるアクティブ・
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図３は図２の３−３切断線における断面
と表示パネルのシール部付近の断面を示す図、図４は図
２の４−４切断線における断面図である。また、図７
(要部平面図)には図２に示す画素を複数配置したときの
平面図を示す。

【００１３】（画素配置）図２に示すように、各画素は
隣接する２本の走査信号線（ゲート信号線または水平信
号線）ＧＬと、隣接する２本の映像信号線（ドレイン信
号線または垂直信号線）ＤＬとの交差領域内（４本の信
号線で囲まれた領域内）に配置されている。各画素は薄
膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および保
持容量素子Ｃaddを含む。走査信号線ＧＬは列方向に延
在し、行方向に複数本配置されている。映像信号線ＤＬ
は行方向に延在し、列方向に複数本配置されている。

【００１４】（表示部断面全体構造）図３に示すよう
に、液晶ＬＣを基準に下部透明ガラス基板ＳＵＢ１側に
は薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１
が形成され、上部透明ガラス基板ＳＵＢ２側にはカラー
フィルタＦＩＬ、遮光用ブラックマトリクスパターンを
形成する遮光膜ＢＭが形成されている。下部透明ガラス
基板ＳＵＢ１はたとえば１．１mm程度の厚さで構成され
ている。また、透明ガラス基板ＳＵＢ１、ＳＵＢ２の両
面にはディップ処理等によって形成された酸化シリコン
膜ＳＩＯが設けられている。このため、透明ガラス基板
ＳＵＢ１、ＳＵＢ２の表面に鋭い傷があったとしても、
鋭い傷を酸化シリコン膜ＳＩＯで覆うことができるの
で、走査信号線ＧＬ、カラーフィルタＦＩＬが損傷する
のを有効に防止することができる。

【００１５】図３の中央部は一画素部分の断面を示して
いるが、左側は透明ガラス基板ＳＵＢ１、ＳＵＢ２の左
側縁部分で外部引出配線の存在する部分の断面を示して
おり、右側は透明ガラス基板ＳＵＢ１、ＳＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。

【００１６】図３の左側、右側のそれぞれに示すシール
材ＳＬは液晶ＬＣを封止するように構成されており、液
晶封入口（図示せず）を除く透明ガラス基板ＳＵＢ１、
ＳＵＢ２の縁周囲全体に沿って形成されている。シール
材ＳＬはたとえばエポキシ樹脂で形成されている。

【００１７】上部透明ガラス基板ＳＵＢ２側の共通透明
画素電極ＩＴＯ２は、少なくとも一個所において、銀ペ
ースト材ＳＩＬによって下部透明ガラス基板ＳＵＢ１側
に形成された外部引出配線に接続されている。この外部
引出配線はゲート端子ＧＴＭ、ドレイン端子ＤＴＭと同
一製造工程で形成される。

【００１８】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、絶縁膜ＧＩのそ
れぞれの層は、シール材ＳＬの内側に形成される。偏光
板ＰＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板Ｓ
ＵＢ１、上部透明ガラス基板ＳＵＢ２の外側の表面に形
成されている。

【００１９】液晶ＬＣは液晶分子の向きを設定する下部
配向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間に封入さ
れ、シール材ＳＬによってシールされている。

【００２０】下部配向膜ＯＲＩ１は下部透明ガラス基板
ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。

【００２１】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００２２】この液晶表示装置は下部透明ガラス基板Ｓ
ＵＢ１側、上部透明ガラス基板ＳＵＢ２側のそれぞれの
層を別々に形成し、その後下部透明ガラス基板ＳＵＢ１
と上部透明ガラス基板ＳＵＢ２とを重ね合わせ、下部透
明ガラス基板ＳＵＢ１と上部透明ガラス基板ＳＵＢ２と
の間に液晶ＬＣを封入することによって組み立てられ
る。

【００２３】（薄膜トランジスタＴＦＴ）薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。

【００２４】各画素の薄膜トランジスタＴＦＴは、画素
内において２つ(複数)に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１およびＴＦＴ２で構
成されている。薄膜トランジスタＴＦＴ１、ＴＦＴ２の
それぞれは実質的に同一サイズ（チャネル長、チャネル
幅が同じ）で構成されている。この分割された薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、主にゲート
電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、intrinsi
c、導電型決定不純物がドープされていない）非晶質シ
リコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソー
ス電極ＳＤ１、ドレイン電極ＳＤ２で構成されている。
なお、ソース・ドレインは本来その間のバイアス極性に
よって決まり、この液晶表示装置の回路ではその極性は
動作中反転するので、ソース・ドレインは動作中入れ替
わると理解されたい。しかし、以下の説明では、便宜上
一方をソース、他方をドレインと固定して表現する。

【００２５】（ゲート電極ＧＴ）ゲート電極ＧＴは図８
（図２の第２導電膜ｇ２およびｉ型半導体層ＡＳのみを
描いた平面図）に詳細に示すように、走査信号線ＧＬか
ら垂直方向（図２および図８において上方向）に突出す
る形状で構成されている（Ｔ字形状に分岐されてい
る）。ゲート電極ＧＴは薄膜トランジスタＴＦＴ１、Ｔ
ＦＴ２のそれぞれの形成領域まで突出するように構成さ
れている。薄膜トランジスタＴＦＴ１、ＴＦＴ２のそれ
ぞれのゲート電極ＧＴは、一体に（共通ゲート電極とし
て）構成されており、走査信号線ＧＬに連続して形成さ
れている。ゲート電極ＧＴは、単層の第２導電膜ｇ２で
構成する。第２導電膜ｇ２はたとえばスパッタで形成さ
れたアルミニウム膜を用い、１０００〜５５００Å程度
の膜厚で形成する。また、ゲート電極ＧＴ上にはアルミ
ニウムの陽極酸化膜ＡＯＦが設けられている。

【００２６】このゲート電極ＧＴは図２、図３および図
８に示されているように、ｉ型半導体層ＡＳを完全に覆
うよう（下方からみて）それより大き目に形成される。
したがって、下部透明ガラス基板ＳＵＢ１の下方に蛍光
灯等のバックライトＢＬを取り付けた場合、この不透明
なアルミニウムからなるゲート電極ＧＴが影となって、
ｉ型半導体層ＡＳにはバックライト光が当たらず、光照
射による導電現象すなわち薄膜トランジスタＴＦＴのオ
フ特性劣化は起きにくくなる。なお、ゲート電極ＧＴの
本来の大きさは、ソース電極ＳＤ１とドレイン電極ＳＤ
２との間をまたがるに最低限必要な（ゲート電極ＧＴと
ソース電極ＳＤ１、ドレイン電極ＳＤ２との位置合わせ
余裕分も含めて）幅を持ち、チャネル幅Ｗを決めるその
奥行き長さはソース電極ＳＤ１とドレイン電極ＳＤ２と
の間の距離（チャネル長）Ｌとの比、すなわち相互コン
ダクタンスgmを決定するファクタＷ／Ｌをいくつにする
かによって決められる。

【００２７】この液晶表示装置におけるゲート電極ＧＴ
の大きさはもちろん、上述した本来の大きさよりも大き
くされる。

【００２８】また、図１に示すゲート電極ＧＴの端部と
薄膜トランジスタＴＦＴ１のｉ型半導体層ＡＳの端部と
の距離ｌ₁を１３μｍとしている。そして、図１４に示
すｉ型半導体層ＡＳと遮光膜ＢＭとの距離ｌ₂を８．３
μｍとしている。

【００２９】図１５は距離ｌ₂が８．３μｍの場合の、
ゲート電極ＧＴの端部からの距離とゲート電極ＧＴの端
部に照射される光の照度を１としたときのゲート電極Ｇ
Ｔ上の照度との関係を示すグラフである。このグラフか
ら明らかなように、ゲート電極ＧＴの端部からの距離が
小さいときには、遮光膜ＢＭによって反射された反射光
がゲート電極ＧＴ上に照射されるから、ゲート電極ＧＴ
上の照度は大きいが、ゲート電極ＧＴの端部からの距離
が大きくなるに従い、遮光膜ＢＭによって反射された反
射光がゲート電極ＧＴ上に照射されなくなるから、ゲー
ト電極ＧＴ上の照度は次第に小さくなり、ゲート電極Ｇ
Ｔの端部からの距離が１３μｍのときにはゲート電極Ｇ
Ｔ上の照度は０になる。したがって、距離ｌ₁を１３μ
ｍとし、距離ｌ₂を８．３μｍとしたときには、下部透
明ガラス基板ＳＵＢ１側から入射した光が上部透明ガラ
ス基板ＳＵＢ２に形成された遮光膜ＢＭによって反射さ
れたとしても、その反射光がｉ型半導体層ＡＳには照射
されないから、薄膜トランジスタＴＦＴ１に光電流が発
生することがない。このため、薄膜トランジスタＴＦＴ
１のオフ抵抗が低下しないから、輝度が変化することが
ないので、輝度むらが発生することはない。

【００３０】（走査信号線ＧＬ）走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にはアルミニウムの陽極酸化膜Ａ
ＯＦが設けられている。

【００３１】（絶縁膜ＧＩ）絶縁膜ＧＩは薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査
信号線ＧＬの上層に形成されている。絶縁膜ＧＩはたと
えばプラズマＣＶＤで形成された窒化シリコン膜を用
い、１２００〜２７００Åの膜厚（この液晶表示装置で
は、２０００Å程度の膜厚）で形成する。

【００３２】（ｉ型半導体層ＡＳ）ｉ型半導体層ＡＳ
は、図８に示すように、複数に分割された薄膜トランジ
スタＴＦＴ１、ＴＦＴ２のそれぞれのチャネル形成領域
として使用される。ｉ型半導体層ＡＳは非晶質シリコン
膜または多結晶シリコン膜で形成し、２００〜２２００
Åの膜厚（この液晶表示装置では、２０００Å程度の膜
厚）で形成する。

【００３３】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ₃Ｎ₄からなるゲート絶縁膜として使用され
る絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ装
置で、しかもそのプラズマＣＶＤ装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のリン（Ｐ）を２．５％ドープしたＮ(＋)型半導体層ｄ
０（図３）も同様に連続して２００〜５００Åの膜厚
（この液晶表示装置では、３００Å程度の膜厚）で形成
される。しかる後、下部透明ガラス基板ＳＵＢ１はＣＶ
Ｄ装置から外に取り出され、写真処理技術によりＮ(＋)
型半導体層ｄ０およびｉ型半導体層ＡＳは図２、図３お
よび図８に示すように独立した島状にパターニングされ
る。

【００３４】ｉ型半導体層ＡＳは、図２および図８に詳
細に示すように、走査信号線ＧＬと映像信号線ＤＬとの
交差部（クロスオーバ部）の両者間にも設けられてい
る。この交差部のｉ型半導体層ＡＳは交差部における走
査信号線ＧＬと映像信号線ＤＬとの短絡を低減する。

【００３５】（透明画素電極ＩＴＯ１）透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００３６】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１に接続されている。このた
め、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの１つ
たとえば薄膜トランジスタＴＦＴ１に欠陥が発生したと
きには、製造工程においてレーザ光等によって、薄膜ト
ランジスタＴＦＴ１と映像信号線ＤＬとを切り離すとと
もに、薄膜トランジスタＴＦＴ１と透明画素電極ＩＴＯ
１とを切り離せば、点欠陥、線欠陥にはならず、しかも
２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２に同時に欠
陥が発生することはほとんどないから、点欠陥が発生す
る確率を極めて小さくすることができる。

【００３７】透明画素電極ＩＴＯ１は第１導電膜ｄ１に
よって構成されており、この第１導電膜ｄ１はスパッタ
リングで形成された透明導電膜（Indium-Tin-Oxide Ｉ
ＴＯ：ネサ膜）からなり、１０００〜２０００Åの膜厚
（この液晶表示装置では、１４００Å程度の膜厚）で形
成される。

【００３８】（ソース電極ＳＤ１、ドレイン電極ＳＤ
２）複数に分割された薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のそれぞれのソース電極ＳＤ１とドレイン電極ＳＤ
２とは、図２、図３および図９（図２の第１〜第３導電
膜ｄ１〜ｄ３のみを描いた平面図）で詳細に示すよう
に、ｉ型半導体層ＡＳ上にそれぞれ離隔して設けられて
いる。

【００３９】ソース電極ＳＤ１、ドレイン電極ＳＤ２の
それぞれは、Ｎ(＋)型半導体層ｄ０に接触する下層側か
ら、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わせ
て構成されている。ソース電極ＳＤ１の第２導電膜ｄ２
および第３導電膜ｄ３は、ドレイン電極ＳＤ２の第２導
電膜ｄ２および第３導電膜ｄ３と同一製造工程で形成さ
れる。

【００４０】第２導電膜ｄ２はスパッタで形成したクロ
ム膜を用い、５００〜１０００Åの膜厚（この液晶表示
装置では、６００Å程度の膜厚）で形成する。クロム膜
は膜厚を厚く形成するとストレスが大きくなるので、２
０００Å程度の膜厚を越えない範囲で形成する。クロム
膜はＮ(＋)型半導体層ｄ０との接触が良好である。クロ
ム膜は後述する第３導電膜ｄ３のアルミニウムがＮ(＋)
型半導体層ｄ０に拡散することを防止するいわゆるバリ
ア層を構成する。第２導電膜ｄ２として、クロム膜の他
に高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属
シリサイド（ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳ
ｉ₂）膜を用いてもよい。

【００４１】第３導電膜ｄ３はアルミニウムのスパッタ
リングで３０００〜５０００Åの膜厚（この液晶表示装
置では、４０００Å程度の膜厚）に形成される。アルミ
ニウム膜はクロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤ１、ドレイ
ン電極ＳＤ２および映像信号線ＤＬの抵抗値を低減する
ように構成されている。第３導電膜ｄ３としてアルミニ
ウム膜の他にシリコンや銅（Ｃｕ）を添加物として含有
させたアルミニウム膜を用いてもよい。

【００４２】第２導電膜ｄ２、第３導電膜ｄ３を写真処
理で同時にパターニングした後、同じ写真処理用マスク
を用いて、あるいは第２導電膜ｄ２、第３導電膜ｄ３を
マスクとして、Ｎ(＋)型半導体層ｄ０が除去される。つ
まり、ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体
層ｄ０は第２導電膜ｄ２、第３導電膜ｄ３以外の部分が
セルフアラインで除去される。このとき、Ｎ(＋)型半導
体層ｄ０はその厚さ分は全て除去されるようエッチング
されるので、ｉ型半導体層ＡＳも若干その表面部分がエ
ッチングされるが、その程度はエッチング時間で制御す
ればよい。

【００４３】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
に接続されている。ソース電極ＳＤ１は、ｉ型半導体層
ＡＳの段差形状（第２導電膜ｇ２の膜厚、陽極酸化膜Ａ
ＯＦの膜厚、ｉ型半導体層ＡＳの膜厚およびＮ(＋)型半
導体層ｄ０の膜厚を加算した膜厚に相当する段差）に沿
って構成されている。具体的には、ソース電極ＳＤ１
は、ｉ型半導体層ＡＳの段差形状に沿って形成された第
２導電膜ｄ２と、この第２導電膜ｄ２の上部に形成した
第３導電膜ｄ３とで構成されている。ソース電極ＳＤ１
の第３導電膜ｄ３は第２導電膜ｄ２のクロム膜がストレ
スの増大から厚く形成できず、ｉ型半導体層ＡＳの段差
形状を乗り越えられないので、このｉ型半導体層ＡＳを
乗り越えるために構成されている。つまり、第３導電膜
ｄ３は厚く形成することでステップカバレッジを向上し
ている。第３導電膜ｄ３は厚く形成できるので、ソース
電極ＳＤ１の抵抗値（ドレイン電極ＳＤ２や映像信号線
ＤＬについても同様）の低減に大きく寄与している。

【００４４】（保護膜ＰＳＶ１）薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００４５】（ゲート端子ＧＴＭ、ドレイン端子ＤＴ
Ｍ）図５に示すように、ゲート端子ＧＴＭは第１導電膜
ｇ１と第１導電膜ｄ１とで構成されている。

【００４６】また、図６に示すように、ドレイン端子Ｄ
ＴＭは第１導電膜ｇ１と第１導電膜ｄ１とで構成されて
いる。

【００４７】第１導電膜ｇ１はたとえばスパッタで形成
されたクロム（Ｃｒ）膜を用い、１０００Å程度の膜厚
で形成する。

【００４８】（遮光膜ＢＭ）上部透明ガラス基板ＳＵＢ
２側には、外部光（図３では上方からの光）がチャネル
形成領域として使用されるｉ型半導体層ＡＳに入射され
ないように、遮光膜ＢＭが設けられ、遮光膜ＢＭは図１
０のハッチングに示すようなパターンとされている。な
お、図１０は図２におけるＩＴＯ膜からなる第１導電膜
ｄ１、カラーフィルタＦＩＬおよび遮光膜ＢＭのみを描
いた平面図である。遮光膜ＢＭは光に対する遮蔽性が高
いたとえばアルミニウム膜やクロム膜等で形成されてお
り、この液晶表示装置ではクロム膜がスパッタリングで
１３００Å程度の膜厚に形成される。

【００４９】したがって、薄膜トランジスタＴＦＴ１、
ＴＦＴ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。遮光膜ＢＭは図１０のハッチング部分で示す
ように、画素の周囲に形成され、つまり遮光膜ＢＭは格
子状に形成され（ブラックマトリクス）、この格子で１
画素の有効表示領域が仕切られている。したがって、各
画素の輪郭が遮光膜ＢＭによってはっきりとし、コント
ラストが向上する。つまり、遮光膜ＢＭはｉ型半導体層
ＡＳに対する遮光とブラックマトリクスとの２つの機能
をもつ。

【００５０】また、透明画素電極ＩＴＯ１のラビング方
向の根本側のエッジ部に対向する部分（図２右下部分）
が遮光膜ＢＭによって遮光されているから、上記部分に
ドメインが発生したとしても、ドメインが見えないの
で、表示特性が劣化することはない。

【００５１】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもできる。

【００５２】（カラーフィルタＦＩＬ）カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置にストライプ状に形成され
（図１１）、染め分けられている（図１１は図７の第１
導電膜膜ｄ１、遮光膜ＢＭおよびカラーフィルタＦＩＬ
のみを描いたもので、Ｂ、Ｒ、Ｇの各カラーフィルター
ＦＩＬはそれぞれ、４５°、１３５°、クロスのハッチ
を施してある）。カラーフィルタＦＩＬは図１０に示す
ように透明画素電極ＩＴＯ１の全てを覆うように大き目
に形成され、遮光膜ＢＭはカラーフィルタＦＩＬおよび
透明画素電極ＩＴＯ１のエッジ部分と重なるよう透明画
素電極ＩＴＯ１の周縁部より内側に形成されている。

【００５３】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタＧ、青色フィルタＢを順次形成
する。

【００５４】（保護膜ＰＳＶ２）保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。

【００５５】（共通透明画素電極ＩＴＯ２）共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。コモン電圧
Ｖcomは映像信号線ＤＬに印加されるロウレベルの駆動
電圧Ｖｄminとハイレベルの駆動電圧Ｖｄmaxとの中間電
位である。

【００５６】（表示装置全体等価回路）表示マトリクス
部の等価回路とその周辺回路の結線図を図１２に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００５７】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。

【００５８】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００５９】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００６０】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００６１】（保持容量素子Ｃaddの構造）透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図４か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。この保持容量素子Ｃaddの誘電体膜は、薄膜トラン
ジスタＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉおよび陽極酸化膜ＡＯＦで構成されている。

【００６２】保持容量素子Ｃaddは、図８からも明らか
なように、走査信号線ＧＬの第２導電膜ｇ２の幅を広げ
た部分に形成されている。なお、映像信号線ＤＬと交差
する部分の第２導電膜ｇ２は映像信号線ＤＬとの短絡の
確率を小さくするため細くされている。

【００６３】保持容量素子Ｃaddを構成するために重ね
合わされる透明画素電極ＩＴＯ１と電極ＰＬ１との間の
一部には、ソース電極ＳＤ１と同様に、段差形状を乗り
越える際に透明画素電極ＩＴＯ１が断線しないように、
第２導電膜ｄ２および第３導電膜ｄ３で構成された島領
域が設けられている。この島領域は、透明画素電極ＩＴ
Ｏ１の面積（開口率）を低下しないように、できる限り
小さく構成する。

【００６４】（保持容量素子Ｃaddの等価回路とその動
作）図２に示される画素の等価回路を図１３に示す。図
１３において、Ｃgsは薄膜トランジスタＴＦＴのゲート
電極ＧＴとソース電極ＳＤ１との間に形成される寄生容
量である。寄生容量Ｃgsの誘電体膜は絶縁膜ＧＩおよび
陽極酸化膜ＡＯＦである。Ｃpixは透明画素電極ＩＴＯ
１（ＰＩＸ）と共通透明画素電極ＩＴＯ２（ＣＯＭ）と
の間に形成される液晶容量である。液晶容量Ｃpixの誘
電体膜は液晶ＬＣ、保護膜ＰＳＶ１および配向膜ＯＲＩ
１、ＯＲＩ２である。Ｖlcは中点電位である。

【００６５】保持容量素子Ｃaddは、薄膜トランジスタ
ＴＦＴがスイッチングするとき、中点電位（画素電極電
位）Ｖlcに対するゲート電位変化ΔＶgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。

【００６６】ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×Δ
Ｖgここで、ΔＶlcはΔＶgによる中点電位の変化分を表
わす。この変化分ΔＶlcは液晶ＬＣに加わる直流成分の
原因となるが、保持容量Ｃaddを大きくすればする程、
その値を小さくすることができる。また、保持容量素子
Ｃaddは放電時間を長くする作用もあり、薄膜トランジ
スタＴＦＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
いわゆる焼き付きを低減することができる。

【００６７】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃgsが大きくなり、中点
電位Ｖlcはゲート（走査）信号Ｖgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Ｃadd
を設けることによりこのデメリットも解消することがで
きる。

【００６８】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００６９】（保持容量素子Ｃadd電極線の結線方法）
保持容量電極線としてのみ使用される初段の走査信号線
ＧＬ（Ｙ₀）は、図１２に示すように、共通透明画素電
極ＩＴＯ２（Ｖcom）に接続する。共通透明画素電極Ｉ
ＴＯ２は、図３に示すように、液晶表示装置の周縁部に
おいて銀ペースト材ＳＬによって外部引出配線に接続さ
れている。しかも、この外部引出配線の一部の導電膜
（ｇ１およびｇ２）は走査信号線ＧＬと同一製造工程で
構成されている。この結果、最終段の保持容量電極線Ｇ
Ｌは、共通透明画素電極ＩＴＯ２に簡単に接続すること
ができる。

【００７０】初段の保持容量電極線Ｙ₀は最終段の走査
信号線Ｙendに接続、Ｖcom以外の直流電位点（交流接地
点）に接続するかまたは垂直走査回路Ｖから１つ余分に
走査パルスＹ₀を受けるように接続してもよい。

【００７１】つぎに、この発明に係る液晶表示装置の製
造方法について説明する。まず、７０５９ガラス（商品
名）からなる下部透明ガラス基板ＳＵＢ１の両面に酸化
シリコン膜ＳＩＯをディップ処理により設けたのち、５
００℃、６０分間のベークを行なう。つぎに、下部透明
ガラス基板ＳＵＢ１上に膜厚が１１００Åのクロムから
なる第１導電膜ｇ１をスパッタリングにより設ける。つ
ぎに、エッチング液として硝酸第２セリウムアンモニウ
ム溶液を使用した写真蝕刻技術で第１導電膜ｇ１を選択
的にエッチングすることによって、ゲート端子ＧＴＭお
よびドレイン端子ＤＴＭを形成するとともに、ゲート端
子ＧＴＭを接続する陽極酸化バスライン（図示せず）、
陽極酸化バスラインに接続された陽極酸化パッド（図示
せず）を形成する。つぎに、レジストを剥離液Ｓ５０２
（商品名）で除去したのち、Ｏ₂アッシャーを１分間行
なう。つぎに、膜厚が２８００Åのアルミニウム−パラ
ジウム、アルミニウム−シリコン、アルミニウム−シリ
コン−チタン、アルミニウム−シリコン−銅等からなる
第２導電膜ｇ２をスパッタリングにより設ける。つぎ
に、エッチング液としてリン酸と硝酸と氷酢酸との混酸
を使用した写真蝕刻技術で第２導電膜ｇ２を選択的にエ
ッチングすることにより、走査信号線ＧＬ、ゲート電極
ＧＴおよび保持容量素子Ｃaddの電極ＰＬ１を形成す
る。つぎに、ドライエッチング装置にＳＦ₆ガスを導入
して、シリコン等の残渣を除去したのち、レジストを除
去する。つぎに、陽極酸化用のレジストを設ける。つぎ
に、３％酒石酸をアンモニアによりｐＨ７．０±０．５
に調整した溶液をエチレングリコール液で１：９に稀釈
した液からなる陽極酸化液中に下部透明ガラス基板ＳＵ
Ｂ１の陽極酸化すべき部分を浸漬し、陽極酸化パッドに
陽極酸化電圧を印加することにより、第２導電膜ｇ２を
陽極酸化して、走査信号線ＧＬ、ゲート電極ＧＴおよび
電極ＰＬ１上に膜厚が２０００Åの陽極酸化膜ＡＯＦを
設ける。つぎに、プラズマＣＶＤ装置にアンモニアガ
ス、シランガス、窒素ガスを導入して、膜厚が２０００
Åの窒化シリコン膜を設け、プラズマＣＶＤ装置にシラ
ンガス、水素ガスを導入して、膜厚が２０００Åのｉ型
非晶質シリコン膜を設けたのち、プラズマＣＶＤ装置に
水素ガス、ホスフィンガスを導入して、膜厚が３００Å
のＮ(＋)型非晶質シリコン膜を設ける。つぎに、ドライ
エッチングガスとしてＳＦ₆、ＣＣｌ₄を使用した写真蝕
刻技術でＮ(＋)型非晶質シリコン膜、ｉ型非晶質シリコ
ン膜を選択的にエッチングすることにより、ｉ型半導体
層ＡＳを形成する。つぎに、レジストを除去したのち、
ドライエッチングガスとしてＳＦ₆を使用した写真蝕刻
技術で、窒化シリコン膜を選択的にエッチングすること
によって、絶縁膜ＧＩを形成する。つぎに、レジストを
除去したのち、膜厚が１４００ÅのＩＴＯ膜からなる第
１導電膜ｄ１をスパッタリングにより設ける。つぎに、
エッチング液として塩酸と硝酸との混酸を使用した写真
蝕刻技術で第１導電膜ｄ１を選択的にエッチングするこ
とにより、ゲート端子ＧＴＭ、ドレイン端子ＤＴＭの最
上層および透明画素電極ＩＴＯ１を形成する。つぎに、
膜厚が６００Åのクロムからなる第２導電膜ｄ２をスパ
ッタリングにより設け、さらに膜厚が４０００Åのアル
ミニウム−パラジウム、アルミニウム−シリコン、アル
ミニウム−シリコン−チタン、アルミニウム−シリコン
−銅等からなる第３導電膜ｄ３をスパッタリングにより
設ける。つぎに、写真蝕刻技術で第２導電膜ｄ２、第３
導電膜ｄ３を同時に選択的にエッチングすることによ
り、映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極
ＳＤ２を形成する。つぎに、レジストを除去する前に、
ドライエッチング装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ
(＋)型非晶質シリコン膜を選択的にエッチングすること
により、Ｎ(＋)型半導体層ｄ０を形成する。つぎに、レ
ジストを除去したのち、Ｏ₂アッシャーを１分間行な
う。つぎに、プラズマＣＶＤ装置にアンモニアガス、シ
ランガス、窒素ガスを導入して、膜厚が１μｍの窒化シ
リコン膜を設ける。つぎに、ドライエッチングガスとし
てＳＦ₆を使用した写真蝕刻技術で窒化シリコン膜を選
択的にエッチングすることによって、保護膜ＰＳＶ１を
形成する。

【００７２】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、この発明は、
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

【００７３】たとえば、上述実施例においては、ゲート
電極形成→ゲート絶縁膜形成→半導体層形成→ソース・
ドレイン電極形成の逆スタガ構造を示したが、上下関係
または作る順番がそれと逆のスタガ構造でもこの発明は
有効である。また、上述実施例においては、ゲート電極
ＧＴの端部とｉ型半導体層ＡＳの端部との距離ｌ₁を１
３μｍとし、ｉ型半導体層ＡＳと遮光膜ＢＭとの距離ｌ
₂を８．３μｍとしたが、距離ｌ₁を距離ｌ₂の１．２倍
以上とすればよい。

【００７４】

【発明の効果】以上説明したように、この発明に係る液
晶表示装置においては、第１の透明基板側から入射した
光が第２の透明基板に形成された遮光膜によって反射さ
れたとしても、その反射光が半導体層には照射されない
から、薄膜トランジスタに光電流が発生することがな
く、輝度むらが発生することはない。

【００７５】このように、この発明の効果は顕著であ
る。

【図面の簡単な説明】

【図１】図２に示す液晶表示装置の薄膜トランジスタ部
を示す平面図である。

【図２】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。

【図３】図２の３−３切断線で切った部分とシール部周
辺部の断面図である。

【図４】図２の４−４切断線における断面図である。

【図５】図２に示す液晶表示装置のゲート端子部を示す
断面図である。

【図６】図２に示す液晶表示装置のドレイン端子部を示
す断面図である。

【図７】図２に示す画素を複数配置した液晶表示部の要
部平面図である。

【図８】図２に示す画素の所定の層のみを描いた平面図
である。

【図９】図２に示す画素の所定の層のみを描いた平面図
である。

【図１０】図２に示す画素の所定の層のみを描いた平面
図である。

【図１１】図７に示す画素電極層、遮光膜およびカラー
フィルタ層のみを描いた要部平面図である。

【図１２】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。

【図１３】図２に示す画素の等価回路図である。

【図１４】図２に示す液晶表示装置の薄膜トランジスタ
部を示す断面図である。

【図１５】ゲート電極端からの距離とゲート電極上の照
度との関係を示すグラフである。

【符号の説明】

ＳＵＢ…透明ガラス基板ＧＬ…走査信号線ＤＬ…映像信号線ＧＩ…絶縁膜ＧＴ…ゲート電極ＡＳ…ｉ型半導体層ＳＤ…ソース電極またはドレイン電極ＰＳＶ…保護膜ＢＭ…遮光膜ＬＣ…液晶ＴＦＴ…薄膜トランジスタＩＴＯ…透明画素電極ｇ、ｄ…導電膜Ｃadd…保持容量素子Ｃgs…寄生容量Ｃpix…液晶容量ＡＯＦ…陽極酸化膜

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/784 (72)発明者大和田淳一千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (72)発明者松本信三千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (72)発明者亀井達生千葉県茂原市早野3300番地株式会社日立製作所茂原工場内 (72)発明者菊元淳千葉県茂原市早野3300番地株式会社日立製作所茂原工場内

Claims

【特許請求の範囲】

【請求項１】薄膜トランジスタと画素電極とを画素の一
構成要素とし、上記薄膜トランジスタが形成された第１
の透明基板とは反対側の第２の透明基板に金属からなる
遮光膜を形成したアクティブ・マトリクス方式の液晶表
示装置において、上記薄膜トランジスタのゲート電極の
端部と上記薄膜トランジスタの半導体層の端部との距離
を、上記半導体層と上記遮光膜との距離の１．２倍以上
としたことを特徴とする液晶表示装置。