JPH0576589B2 - - Google Patents
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- JPH0576589B2 JPH0576589B2 JP60091419A JP9141985A JPH0576589B2 JP H0576589 B2 JPH0576589 B2 JP H0576589B2 JP 60091419 A JP60091419 A JP 60091419A JP 9141985 A JP9141985 A JP 9141985A JP H0576589 B2 JPH0576589 B2 JP H0576589B2
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- Japan
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- supply voltage
- circuit
- potential
- lsi
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Power Sources (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、CMOS（相補性絶縁型）マイクロコ
ンピユータ等のCMOS型LSI（大規模集積回路）
に設けられる電源電圧低下検出回路に関する。
ンピユータ等のCMOS型LSI（大規模集積回路）
に設けられる電源電圧低下検出回路に関する。
マイクロコンピユータを高信頼性制御分野で使
用する場合、適応制御パラメータを記憶するため
にマイクロコンピユータの非動作時にも主メモリ
であるRAM（ランダムアクセスメモリ）の内容
を保持するスタンバイ・モードを備え、かつその
保持内容の正当性を保証するためにスタンバイ・
モード期間中に使用電源の電圧が規定値以下に低
下することがあると、これを検出して記憶する機
能が重要になつてくる。この機能を実現するた
め、従来のＮチヤンネルＥ／Ｄ（エンハンスメン
ト／デイプレーシヨン）型のMOSマイクロコン
ピユータにおいては、第３図に示すような電源電
圧低下検出回路が用いられている。即ち、第３図
において、Q1およびQ2はＮチヤネルMOS型FET
（電界効果トランジスタ）であつて、このうちＥ
型トランジスタQ1とＤ型トランジスタQ2とはVDD
電源ノードと接地端との間に直列接続され、上記
Ｅ型トランジスタQ1のゲートはVDD電源ノードに
接続され、上記Ｄ型トランジスタQ2のゲートは
接地端に接続されており、電源分圧回路３１を形
成している。この電源分圧回路３１の出力ノード
はＥ型トランジスタQ3とＤ型トランジスタQ4と
からなる第１のＥ／Ｄ型インバータI1の入力ノー
ドに接続され、このＥ／ＤインバータI1の出力ノ
ードには第２のＥ／Ｄ型インバータI2およびRS
型フリツプフロツプ（FF）回路３２が縦続接続
されている。
用する場合、適応制御パラメータを記憶するため
にマイクロコンピユータの非動作時にも主メモリ
であるRAM（ランダムアクセスメモリ）の内容
を保持するスタンバイ・モードを備え、かつその
保持内容の正当性を保証するためにスタンバイ・
モード期間中に使用電源の電圧が規定値以下に低
下することがあると、これを検出して記憶する機
能が重要になつてくる。この機能を実現するた
め、従来のＮチヤンネルＥ／Ｄ（エンハンスメン
ト／デイプレーシヨン）型のMOSマイクロコン
ピユータにおいては、第３図に示すような電源電
圧低下検出回路が用いられている。即ち、第３図
において、Q1およびQ2はＮチヤネルMOS型FET
（電界効果トランジスタ）であつて、このうちＥ
型トランジスタQ1とＤ型トランジスタQ2とはVDD
電源ノードと接地端との間に直列接続され、上記
Ｅ型トランジスタQ1のゲートはVDD電源ノードに
接続され、上記Ｄ型トランジスタQ2のゲートは
接地端に接続されており、電源分圧回路３１を形
成している。この電源分圧回路３１の出力ノード
はＥ型トランジスタQ3とＤ型トランジスタQ4と
からなる第１のＥ／Ｄ型インバータI1の入力ノー
ドに接続され、このＥ／ＤインバータI1の出力ノ
ードには第２のＥ／Ｄ型インバータI2およびRS
型フリツプフロツプ（FF）回路３２が縦続接続
されている。
上記電源電圧低下検出回路においては、VDD電
源電圧が規定値以下に低下すると、電源分圧回路
３１の出力が低下し、第１のＥ／Ｄ型インバータ
I1はＥ型トランジスタQ3がオフ状態になつて出力
が“１”レベルになり、第２のＥ／Ｄ型インバー
タI2の出力が“０”レベルになり、FF回路３２
がリセツトされて出力が“１”レベルになる。
源電圧が規定値以下に低下すると、電源分圧回路
３１の出力が低下し、第１のＥ／Ｄ型インバータ
I1はＥ型トランジスタQ3がオフ状態になつて出力
が“１”レベルになり、第２のＥ／Ｄ型インバー
タI2の出力が“０”レベルになり、FF回路３２
がリセツトされて出力が“１”レベルになる。
ところで、CMOS型LSIにおいては、前述した
ようにＤ型トランジスタを使用した電源電圧低下
検出回路を適用することはできない。そこで、第
４図に示すように電源分圧回路４１として拡散抵
抗ＲとＮチヤネルＥ型トランジスタQ5とを直列
接続し、インバータI3としてＥ型のＰチヤネルト
ランジスタQ6とＮチヤネルトランジスタQ7とか
らなるCMOSインバータを用い、CMOS型のRS
フリツプフロツプ回路４２を記憶回路として用い
ることが考えられる。
ようにＤ型トランジスタを使用した電源電圧低下
検出回路を適用することはできない。そこで、第
４図に示すように電源分圧回路４１として拡散抵
抗ＲとＮチヤネルＥ型トランジスタQ5とを直列
接続し、インバータI3としてＥ型のＰチヤネルト
ランジスタQ6とＮチヤネルトランジスタQ7とか
らなるCMOSインバータを用い、CMOS型のRS
フリツプフロツプ回路４２を記憶回路として用い
ることが考えられる。
しかし、上記第４図の回路においては、周囲温
度が室温の条件下で電源分圧回路４１に少なくと
も10-6アンペアオーダの電流が流れてしまう。こ
れに対して、CMOS型LSIの特徴であるスタンバ
イ電流は室温で10-10〜10-9アンペアオーダであ
り、CMOS型LSIの製造に際してプロセス上の欠
陥の有無を上記スタンバイ電流の測定値によつて
検査している。このことから、CMOS型LSIに前
記第４図の回路を適用した場合には、前記オーダ
のスタンバイ電流に比べて電圧分圧回路４１の電
流が非常に大きいので、スタンバイ電流が電圧分
圧回路４１の電流によつてかくれてしまい、スタ
ンバイ電流の真値が測定不能になり、CMOS型
LSIの評価が不可能になる欠点がある。即ち、
CMOS型LSIのスタンバイ電流対周囲温度の関係
は、良品であればたとえば第５図中に示す特性Ａ
のようになり、プロセス上の欠陥がある不良品で
あれば第５図中に示す特性Ｂのようにリーク電流
が存在するが、このリーク電流は前記電源分圧回
路４１の電流によつてかくれてしまうのでその判
別が不可能になる。
度が室温の条件下で電源分圧回路４１に少なくと
も10-6アンペアオーダの電流が流れてしまう。こ
れに対して、CMOS型LSIの特徴であるスタンバ
イ電流は室温で10-10〜10-9アンペアオーダであ
り、CMOS型LSIの製造に際してプロセス上の欠
陥の有無を上記スタンバイ電流の測定値によつて
検査している。このことから、CMOS型LSIに前
記第４図の回路を適用した場合には、前記オーダ
のスタンバイ電流に比べて電圧分圧回路４１の電
流が非常に大きいので、スタンバイ電流が電圧分
圧回路４１の電流によつてかくれてしまい、スタ
ンバイ電流の真値が測定不能になり、CMOS型
LSIの評価が不可能になる欠点がある。即ち、
CMOS型LSIのスタンバイ電流対周囲温度の関係
は、良品であればたとえば第５図中に示す特性Ａ
のようになり、プロセス上の欠陥がある不良品で
あれば第５図中に示す特性Ｂのようにリーク電流
が存在するが、このリーク電流は前記電源分圧回
路４１の電流によつてかくれてしまうのでその判
別が不可能になる。
本発明は上記の事情に鑑みてなされたもので、
CMOS型LSIのスタンバイ電流の測定に支障を与
えることなく、上記LSIの使用時における電源電
圧の規定値以下の低下時を検出し得る電源電圧低
下検出回路を提供するものである。
CMOS型LSIのスタンバイ電流の測定に支障を与
えることなく、上記LSIの使用時における電源電
圧の規定値以下の低下時を検出し得る電源電圧低
下検出回路を提供するものである。
即ち、本発明は、CMOS型LSIに設けられ、
LSI電源電圧の規定値以下への低下時を検出する
電源電圧低下検出回路において、前記電源電圧を
抵抗とＮチヤネルトランジスタとの直列回路によ
り分圧するための電源分圧回路を設け、この回路
の出力端にCMOSインバータの入力端を接続し、
前記Ｎチヤネルトランジスタのゲートに制御用パ
ツドを接続するとともに、この制御用パツドに集
積回路のスタンバイ電流測定中はＮチヤネルトラ
ンジスタをオフとして電源分圧回路に流れる電流
を遮断するように電位を与える手段を設けたこと
を特徴とするものである。
LSI電源電圧の規定値以下への低下時を検出する
電源電圧低下検出回路において、前記電源電圧を
抵抗とＮチヤネルトランジスタとの直列回路によ
り分圧するための電源分圧回路を設け、この回路
の出力端にCMOSインバータの入力端を接続し、
前記Ｎチヤネルトランジスタのゲートに制御用パ
ツドを接続するとともに、この制御用パツドに集
積回路のスタンバイ電流測定中はＮチヤネルトラ
ンジスタをオフとして電源分圧回路に流れる電流
を遮断するように電位を与える手段を設けたこと
を特徴とするものである。
したがつて、LSIスタンバイ電流測定時には電
源分圧回路の電流をオフ状態に設定できるのでス
タンバイ電流を支障なく測定でき、LSI使用時に
は電源分圧回路を動作状態に設定しておくことに
よつて電源電圧の規定値以下の低下時を検出でき
る。
源分圧回路の電流をオフ状態に設定できるのでス
タンバイ電流を支障なく測定でき、LSI使用時に
は電源分圧回路を動作状態に設定しておくことに
よつて電源電圧の規定値以下の低下時を検出でき
る。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図はCMOS型LSIに内蔵された電源電圧低
下検出回路を示しており、LSI電源であるVDD電
源のノードと接地端との間に拡散抵抗ＲとＮチヤ
ネルＥ型トランジスタQ5とが直列接続されてな
る電源分圧回路１１が接続されている。１２は
VDD電源ノードと接地端との間に接続された
CMOSインバータであつて、ＰチヤネルＥ型ト
ランジスタQ6とＮチヤネルＥ型トランジスタQ7
とからなり、その入力端は前記電源分圧回路１１
の出力端（抵抗ＲとトランジスタQ5との相互接
続点）に接続されている。１３はVDD電源ノード
と接地端との間に接続されたCMOS型のRSフリ
ツプフロツプ（FF）回路であり、リセツト入力
端が前記CMOSインバータ１２の出力端に接
続されている。１４は制御用パツドであり、LSI
のスタンバイ電流測定時には“０”レベルが与え
られ、LSIの使用時には“１”レベルが与えられ
るものである。この場合、LSIパツケージの外部
端子の仕様上、余裕があればスタンバイ電流テス
ト用制御端子を設けて上記制御用パツド１４との
接続を行なうようにし、上記余裕がなければLSI
動作モードとしてテストモードを設け、モード切
換信号入力によつて制御用パツド１４の電位を切
換制御するように回路構成を行なうようにすれば
よい。即ち、制御用パツド１４は、集積回路外部
端子に印加される電位が直接に与えられてもよ
く、あるいは集積回路外部端子に与えられるモー
ド制御信号によつて集積回路内部から所定電位が
与えられるものでもよい。
下検出回路を示しており、LSI電源であるVDD電
源のノードと接地端との間に拡散抵抗ＲとＮチヤ
ネルＥ型トランジスタQ5とが直列接続されてな
る電源分圧回路１１が接続されている。１２は
VDD電源ノードと接地端との間に接続された
CMOSインバータであつて、ＰチヤネルＥ型ト
ランジスタQ6とＮチヤネルＥ型トランジスタQ7
とからなり、その入力端は前記電源分圧回路１１
の出力端（抵抗ＲとトランジスタQ5との相互接
続点）に接続されている。１３はVDD電源ノード
と接地端との間に接続されたCMOS型のRSフリ
ツプフロツプ（FF）回路であり、リセツト入力
端が前記CMOSインバータ１２の出力端に接
続されている。１４は制御用パツドであり、LSI
のスタンバイ電流測定時には“０”レベルが与え
られ、LSIの使用時には“１”レベルが与えられ
るものである。この場合、LSIパツケージの外部
端子の仕様上、余裕があればスタンバイ電流テス
ト用制御端子を設けて上記制御用パツド１４との
接続を行なうようにし、上記余裕がなければLSI
動作モードとしてテストモードを設け、モード切
換信号入力によつて制御用パツド１４の電位を切
換制御するように回路構成を行なうようにすれば
よい。即ち、制御用パツド１４は、集積回路外部
端子に印加される電位が直接に与えられてもよ
く、あるいは集積回路外部端子に与えられるモー
ド制御信号によつて集積回路内部から所定電位が
与えられるものでもよい。
次に、上記電源電圧低下検出回路の動作を説明
する。LSIのスタンバイ電流の測定に際しては、
制御用パツド１４に“０”レベル（接地電位）が
与えられる。これにより、電源分圧回路１１はト
ランジスタQ5がオフ状態になるので電流が流れ
ず、LSIのスタンバイ電流の真値の測定が可能に
なる。即ち、前述したようにCMOS型LSIのスタ
ンバイ電流対周囲温度の関係は、良品であればた
とえば第５図中に示す特性Ａのようになり、プロ
セス上の欠陥がある不良品であれば第５図中に示
す特性Ｂのようになるが、本実施例によればLSI
の良否に応じて特性Ａ，Ｂをそのまま測定するこ
とが可能となる。
する。LSIのスタンバイ電流の測定に際しては、
制御用パツド１４に“０”レベル（接地電位）が
与えられる。これにより、電源分圧回路１１はト
ランジスタQ5がオフ状態になるので電流が流れ
ず、LSIのスタンバイ電流の真値の測定が可能に
なる。即ち、前述したようにCMOS型LSIのスタ
ンバイ電流対周囲温度の関係は、良品であればた
とえば第５図中に示す特性Ａのようになり、プロ
セス上の欠陥がある不良品であれば第５図中に示
す特性Ｂのようになるが、本実施例によればLSI
の良否に応じて特性Ａ，Ｂをそのまま測定するこ
とが可能となる。
一方、LSIの使用時には制御用パツド１４に
“１”レベル（VDD電源電位）が与えられて電源
電圧低下検出モードになる。これにより、電源分
圧回路１１の出力端Ａの電位VAおよびCMOSイ
ンバータ１２の出力端Ｂの電位VBはVDD電源電圧
の変化に対していれぞれ第２図中に示すようにな
る。即ち、VDD電源電圧が電源分圧回路１１のト
ランジスタQ5の閾値電圧VTHより低い間は上記ト
ランジスタQ5はオフ状態であり、電源分圧回路
１１の出力端電位VAはVDD電源電位と同じであつ
て図中のVDD直線の上にある。また、この間は
CMOSインバータ１２の閾値VTH（＝１／２VDD）よ りもその入力電位VAが高いので、このインバー
タ１２の出力端電位VBは接地電位になつている。
VDD電源電位が前記閾値電圧VTHより高いときに
は、電源分圧回路１１のトランジスタQ5がオン
状態になり、拡散抵抗Ｒによる電圧降下により出
力端電位VAはVDD電源電位より低くなる。そし
て、この出力端電位VAが１／２VDD電位より低くな る所定のVDD電源電位VDD′のときに、CMOSイン
バータ１２が反転してその出力端電位VBが１／２ VDD電位より高くなる。換言すれば、通常動作時
には出力端電位VAは接地電位、出力端電位VBは
VDD電位であるが、VDD電源電位が規定値VDD′よ
り低くなると出力端電位VAが１／２VDD電位より高 くなつて出力端電位VBが１／２VDD電位より低くな るので、FF回路１３がリセツトされるようにな
る。
“１”レベル（VDD電源電位）が与えられて電源
電圧低下検出モードになる。これにより、電源分
圧回路１１の出力端Ａの電位VAおよびCMOSイ
ンバータ１２の出力端Ｂの電位VBはVDD電源電圧
の変化に対していれぞれ第２図中に示すようにな
る。即ち、VDD電源電圧が電源分圧回路１１のト
ランジスタQ5の閾値電圧VTHより低い間は上記ト
ランジスタQ5はオフ状態であり、電源分圧回路
１１の出力端電位VAはVDD電源電位と同じであつ
て図中のVDD直線の上にある。また、この間は
CMOSインバータ１２の閾値VTH（＝１／２VDD）よ りもその入力電位VAが高いので、このインバー
タ１２の出力端電位VBは接地電位になつている。
VDD電源電位が前記閾値電圧VTHより高いときに
は、電源分圧回路１１のトランジスタQ5がオン
状態になり、拡散抵抗Ｒによる電圧降下により出
力端電位VAはVDD電源電位より低くなる。そし
て、この出力端電位VAが１／２VDD電位より低くな る所定のVDD電源電位VDD′のときに、CMOSイン
バータ１２が反転してその出力端電位VBが１／２ VDD電位より高くなる。換言すれば、通常動作時
には出力端電位VAは接地電位、出力端電位VBは
VDD電位であるが、VDD電源電位が規定値VDD′よ
り低くなると出力端電位VAが１／２VDD電位より高 くなつて出力端電位VBが１／２VDD電位より低くな るので、FF回路１３がリセツトされるようにな
る。
上述したように本発明の電源電圧低下検出回路
によれば、この検出回路を内蔵するCMOS型LSI
における制御用パツドの電位を制御することによ
つて、LSIスタンバイ電流の測定に支障を与える
ことなくLSI使用時における電源電圧の規定値以
下の低下時を検出することができるので、高信頼
性分野向けのLSIに適用して効果的である。ま
た、本発明回路によれば、回路構成要素が少な
く、かつ製造上のパラメータの依存性が少ないの
で、広い動作マージンを持たせることができる。
によれば、この検出回路を内蔵するCMOS型LSI
における制御用パツドの電位を制御することによ
つて、LSIスタンバイ電流の測定に支障を与える
ことなくLSI使用時における電源電圧の規定値以
下の低下時を検出することができるので、高信頼
性分野向けのLSIに適用して効果的である。ま
た、本発明回路によれば、回路構成要素が少な
く、かつ製造上のパラメータの依存性が少ないの
で、広い動作マージンを持たせることができる。
第１図は本発明の電源電圧低下検出回路の一実
施例を示す回路図、第２図は第１図の回路の動作
を示す特性図、第３図は従来のNMOS型LSIにお
ける電源電圧低下検出回路を示す回路図、第４図
は従来考えられているCMOS型LSIにおける電源
電圧低下検出回路を示す回路図、第５図は第４図
の回路を内蔵したCMOS型LSIのスタンバイ電流
（良品、不良品）および電源分圧回路電流の関係
を示す特性図である。 １１……電源分圧回路、１２……CMOSイン
バータ、１４……制御用パツド、Ｒ……抵抗、
Q5……Ｎチヤネルトランジスタ。
施例を示す回路図、第２図は第１図の回路の動作
を示す特性図、第３図は従来のNMOS型LSIにお
ける電源電圧低下検出回路を示す回路図、第４図
は従来考えられているCMOS型LSIにおける電源
電圧低下検出回路を示す回路図、第５図は第４図
の回路を内蔵したCMOS型LSIのスタンバイ電流
（良品、不良品）および電源分圧回路電流の関係
を示す特性図である。 １１……電源分圧回路、１２……CMOSイン
バータ、１４……制御用パツド、Ｒ……抵抗、
Q5……Ｎチヤネルトランジスタ。
Claims (1)
- １ 相補性絶縁型集積回路に設けられ、この集積
回路に与えられる電源電圧の規定値以下への低下
時を検出する電源電圧低下検出回路において、前
記電源電圧を抵抗とＮチヤネルトランジスタとの
直列回路により分圧するための電源分圧回路と、
この電源分圧回路の分圧出力端に入力端が接続さ
れる相補性絶縁型インバータと、前記Ｎチヤネル
トランジスタのゲートに接続される制御用パツド
と、集積回路のスタンバイ電流測定中はＮチヤネ
ルトランジスタをオフとして電源分圧回路に流れ
る電流を遮断するように制御用パツドに電位を与
える手段とを具備したことを特徴とする電源電圧
低下検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091419A JPS61249126A (ja) | 1985-04-27 | 1985-04-27 | 電源電圧低下検出回路 |
| US06/855,595 US4716323A (en) | 1985-04-27 | 1986-04-25 | Power voltage drop detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091419A JPS61249126A (ja) | 1985-04-27 | 1985-04-27 | 電源電圧低下検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61249126A JPS61249126A (ja) | 1986-11-06 |
| JPH0576589B2 true JPH0576589B2 (ja) | 1993-10-22 |
Family
ID=14025847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091419A Granted JPS61249126A (ja) | 1985-04-27 | 1985-04-27 | 電源電圧低下検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61249126A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238365A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | 低電圧検出回路 |
| JP2007327804A (ja) * | 2006-06-07 | 2007-12-20 | Nec Electronics Corp | 電圧降下測定回路 |
-
1985
- 1985-04-27 JP JP60091419A patent/JPS61249126A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61249126A (ja) | 1986-11-06 |
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